TW495804B - Crystal semiconductor film and manufacturing method, and thin-film transistor and manufacturing method - Google Patents

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Koji Suzuki
Masahito Hiramatsu
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Toshiba Corp
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Description

經濟部智慧財產局員工消費合作社印製 495804 A7 __________B7___ 五、發明說明(1 ) (本發明所屬之技術領域) 本發明係有關於結晶性半導體薄膜與其製造方法及薄 膜電晶體與其製造方法。 (習知技術) 液晶顯示裝置具有薄型,重量輕,能夠以低電壓來驅 動以及容易彩色化的特徵;近年來乃當作個人電腦,文書 處理機等的顯示裝置來使用。其中,針對各畫素設置薄膜 電晶體(T F T )以作爲切換元件的主動矩陣型液晶顯示 裝置,即使是多畫素,其對比,響應等也較不會惡化,更 者’由於能夠作中間調顯示,因此成爲目前最適於作爲全 彩包視機或Ο A用的顯示裝置來使用的顯示方式。 該主動矩陣型液晶顯示裝置爲一由陣列基板與對向基 板的2個平面玻璃基板,以及被挾持在該些基板之間的液 晶層所構成的基板機造。具體地說,在其中一個的玻璃基 板’亦即’對向基板上形成與各畫素對應的濾色器配列與 透明電極(對向電極),而在另一個的陣列基板,則設有 被配列成矩陣狀,而由透明電極所構成的畫素電極,以及 源極被連接在各畫素電極的T F T。T F T的閘極被連接 到位址線,而汲極則被連接到被設成與位址線垂直的資料 線。 如此構成的液晶顯示裝置,在所設定的時間,藉著對 資料線分別施加位址信號,資料信號,可以選擇性地將與 顯示對應的電壓施加在各晝素電極。液晶層的配向,亦即 -------------·____ I ϋ ·ϋ ϋ I I mmmm9 l ammmm amam emmm mmmKm I 線丨# I I I m .^1 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -4- 495804 經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明(2 ) ’透光率可以根據對向電極與畫素電極的電位差來控制, 藉此可進行任意的顯示。該液晶顯示裝置的詳細內容則記 載於 T. P. Brody 等人的文獻(IEEE Trans, on Electron. Devices,Vol· ED-20,Nov·,1 973,ρρ· 995- 1001 )。 以往的丁 F Τ的半導體材料則使用非晶質s i或多結 晶S i等。特別是使用多結晶S i的主動矩陣型液晶顯示 裝置,則可以將用於對閘極線以及資料線施加驅動信號的 驅動電路形成在同一基板內,具有可得到顯示面板的小型 化或配線連接具有高信賴性的優點。該內藏驅動電路的特 性則受到T F T的特性很大的影響,T F T特性愈優秀, 則愈可以實現高速電路或高性能電路。例如,T F T主動 矩陣型液晶顯示裝置,不單單是一單純的顯示裝置功能, 也可以是一已經內藏了各種輸出入功能,演算功能,畫像 處理功能等的高性能型顯示裝置。 圖2 7係表以往當作T F T之半導體材料來使用之多 結晶S i薄膜的表面的說明圖。又,圖2 8係圖2 7之a 一 a /間的斷面圖。在絕緣性基板2 8 1上,則經由 S ^〇2等的絕緣膜2 8 2而形成多結晶S i薄膜2 8 3。 絕緣性基板2 8 1主要使用玻璃基板。該多結晶S i薄膜 係由被稱爲結晶粒之微小的結晶領域2 7 1所構成,由於 各結晶領域2 7 1內部的結晶配向性彼此不同,因此,在 粒與粒的邊界會形成成爲結晶之不連續面的結晶粒界 2 7 2。多結晶s i薄膜2 8 3的製造方法,則有藉由熱 處理’而使非晶質S 1在固相狀態下結晶化的方法,以及 ------—------0H —訂------- !線 ----rllu.-------------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -5 - 經濟部智慧財產局員工消費合作社印製 495804 A7 _ B7 五、發明說明(3 ) 照射準分子雷射,而進行熔融結晶化的方法等。 但是,將多結晶S i薄膜當作半導體層而構成的 T F T,其移動度則較直接被形成在單結晶S i基板的 Μ〇S F E T爲低,連電路性能也較利用Μ 0 S F E T的 電路爲差。而此是因爲多結晶S i不同於單結晶,其係由 結晶粒的集合而構成,因此對於在結晶粒內可得到接近於 單結晶S i的物性者,在各結晶粒相接的結晶粒界並沒有 結晶的連續性,而含有許多的缺陷所致。因此,由多結晶 S i薄膜所形成的TFT會有移動度變低,且從〇N狀態 到〇F F狀態的上升特性,亦即,s因子(factor )無法變 得急峻的問題。多結晶S i薄膜的各結晶粒之所以會擁有 粒界缺陷,係因爲S i結晶的配向未控制,而導致各結晶 粒的結晶配向方向不同所致。 而得到結晶性優良的S i薄膜的方法,則有圖2 9所 示的方法。其係在單結晶s i基板2 9 1上形成s i〇2等 的絕緣薄膜2 9 2,在其中一部分設置開口部而形成非晶 質S i薄膜294,以開口部293與單結晶S i基板 2 9 1相接的部分作爲核心,而藉由熱處理,從該核心開 始’在固相狀態下進行結晶化。由於該方法要被形成在結 晶性優越的單結晶S i基板2 9 1上,因此無法應用在如 液晶顯不裝置或影像感測器(i m a g e s e n s 〇 r )等之基板必須 要有透光性的用途上。更者,單結晶S i基板目前的大小 最大只能在8英吋(2 0 Omm)長徑左右,而無法適用 於大面積的電子裝置。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -6 - (請先閱讀背面之注意事項再填寫本頁) > _ _ ϋ ϋ ϋ l·· I ϋ ϋ 一 δ- · ϋ ϋ ϋ ϋ n ϋ ϋ I ϋ ϋ ϋ ϋ I ^1 n ϋ n ϋ 1_· ϋ an ϋ n Βϋ ϋ ϋ I ϋ >1 ι 經濟部智慧財產局員工消费合作社印製 495804 A7 B7 五、發明說明(4 ) 又,也有讓單結晶S i基板直接接著於石英基板上, 而從未與石英基板相接的一側開始,藉由硏磨•蝕刻來肖!] 取單結晶S i基板,而得到單結晶S i薄膜的方法。但是 該方法很難將單結晶S i薄膜均勻地形成1 〇 〇 n m左右 的膜厚,又,也會因爲特性在接著界面處的不均勻性而導 致對元件特性帶來惡劣的影響。 (本發明所想要解決的課題) 如上所述,由於以往形成在絕緣性基板上的S 1半導 體薄膜係使用非晶質S 1或多結晶S i ,因此會有T F 丁 特性相較於單結晶S i的Μ〇S F E T大幅惡化的問題。 又,對於在單結晶S i基板上形成設有開口部的絕緣膜, 而讓在其上所形成之非晶質S i薄膜結晶化的方法而言, 並無法得到透光性,且無法得到大面積。又,對於將單結 晶S i貼在絕緣性基板上,之後才將剝離的方法而言,會 產生接著的不均勻性以及與基板的結合不安定性的問題, 且在蝕刻除去已接著的S i基板之際,則很難以高精度· 高均勻性來實現所希望的膜厚。因此,現在的TFT,在 移動度等的特性會有問題,而當應用在液晶顯示裝置等上 時,則很難實現高速電路,高精度類比電路等。 有鑑於此,本發明之目的在於在玻璃基板等的絕緣性 基板上形成結晶配向性優越的S i結晶薄膜,而提高利用 該S i結晶薄膜所形成之T F T的移動度,以及進行閾値 電壓控制,或是實現急峻的〇N - OF F的電流上升特性 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) ·.!! 訂---------線 1·----r — — ^--------------- 495804 A7 ________B7 五、發明說明(5) (解決課題的手段) 在此,本發明之第1之結晶性半導體薄膜之製造方法 ,其特徵在於:具備有: 在絕緣性基板上形成非晶質半導體薄膜的過程,讓以 與上述非晶質半導體薄膜相同的材料作爲主要成分,而在 表面含有觸媒金屬之單結晶半導體基板的上述表面與上述 非晶質半導體薄膜接觸的過程,以及以較上述非晶質半導 體薄膜之本來的結晶溫度爲低的溫度,針對彼此接觸之上 述單結晶半導體基板與上述非晶質半導體薄膜實施熱處理 ’而使上述非晶質半導體薄膜結晶化的過程。 在此,本發明之第2之結晶性半導體薄膜之製造方法 ,其特徵在於:具備有: 在絕緣性基板上形成非晶質半導體薄膜的過程,讓以 與上述非晶質半導體薄膜相同的材料作爲主要成分,而在 表面含有觸媒金屬之單結晶半導體基板的上述表面與上述 非晶質半導體薄膜接觸的過程,以及以較上述非晶質半導 體薄膜之本來的結晶溫度爲低的溫度,針對彼此接觸之上 述單結晶半導體基板與上述非晶質半導體薄膜實施熱處理 ,而在上述非晶質半導體薄膜之一部分形成結晶化領域的 第1熱處理過程,使上述單結晶半導體基板與上述非晶質 半導體薄膜分離的過程,以及以較上述第1熱處理過程爲 高的溫度,針對已經與上述單結晶半導體基板分離的上述 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) • i! 經濟部智慧財產局員工消f合作社印製
^ 1 n ϋ ϋ· I tmmm I I ·ϋ I ϋ βϋ ·ϋ 1 ·1_· ϋ ϋ ϋ 1 «1 ·1 I ι ϋ ϋ I -8 - 495804 A7 B7 經濟部智慧財產局員工消费合作社印製 五、發明說明(6) 非晶質半導體薄膜實施熱處理,而從上述結晶化領域讓結 晶成長的第2熱處理過程。 在本發明之第一實施形態中,上述單結晶半導體基板 與上述非晶質半導體薄膜是以S i作爲主要成分。 又,在本發明之第實施形態中,上述觸媒金屬可使用 Ni ,(3〇’六11,?(1,?1:,(311,?6中之至少一 種。 更者,在本發明之第1實施形態中,上述觸媒金屬可 呈週期性地被配置在上述單結晶半導體基板。 又,在本發明之第1實施形態中,可在上述單結晶半 導體基板表面週期性地形成突部,而讓上述突部與上述非 晶質半導體薄膜接觸,或在上述非晶質半導體薄膜表面週 期性地形成突部,而讓上述突部與上述單結晶半導體基板 接觸。又,此時,上述非晶質半導體薄膜表面之未與上述 單結晶半導體基板接觸之部分的一部分,則被絕緣膜所覆 蓋。 又,在本發明之第1實施形態中,將上述非晶質半導 體薄膜設定在較上述非晶質半導體薄膜之本來的結晶化溫 度爲低的第1溫度,而將上述單結晶半導體基板設定在較 上述第1溫度爲高的第2溫度。 本發明之第3結晶性半導體薄膜之製造方法,其特徵 在於:具備有: 在絕緣性基板上形成非晶質半導體薄膜的過程,以及 一邊讓以與上述非晶質半導體薄膜相同的材料作爲主要成 (請先閱讀背面之注意事項再填寫本頁) · !! 訂--- •ϋ I 1 n .^1 n^n ϋ n I ϋ ϋ ϋ 1 ϋ 1_1 I ϋ βϋ 1_ι ·ϋ ϋ ϋ - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公嫠) -9 - 經濟部智慧財產局員工消费合作社印製 495804 A7 B7 五、發明說明(7) 分,而在具有凸曲面的表面含有觸媒金屬之單結晶半導體 基板的上述表面與上述非晶質半導體薄膜的接點移動,一 邊以較上述非晶質半導體薄膜之本來的結晶化溫度爲低的 溫度進行熱處理,而使上述非晶質半導體薄膜結晶化的熱 處理過程。 本發明之第4結晶性半導體薄膜之製造方法,其特徵 在於:具備有: 在絕緣性基板上形成第1非晶質半導體薄膜之過程, 讓以與上述第1非晶質半導體薄膜相同的材料,且在表面 含有觸媒金屬之單結晶半導體基板的上述表面與上述第1 非晶質半導體薄膜接觸的過程,以較第1非晶質半導體薄 膜之本來的結晶溫度爲低的溫度,針對彼此接觸之上述單 結晶半導體基板與上述第1非晶質半導體薄膜進行熱處理 ,而使上述第1非晶質半導體薄膜結晶化的第1熱處理過 程,在已經經過第1熱處理過程的上述第1非晶質半導體 薄膜上形成以與此相同的材料作爲主要成分之第2非晶質 半導體薄膜的過程,使上述第2非晶質半導體薄膜結晶化 的第2熱處理過程,雷射光束的照射過程或光能量的照射 過程。 在本發明之第4實施形態中,具備有:形成上述第2 非晶質半導體薄膜的過程,以及在使上述第2非晶質半導 體薄膜結晶化之過程之間,在上述第2非晶質半導體薄膜 上之一部分或是整面形絕緣膜的過程。 本發明之第5結晶性半導體薄膜之製造方法,其特徵 (請先閲讀背面之注意事項再填寫本頁) —訂------ ——線1·——I;——r--------------- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -10· 經濟部智慧財產局員工消费合作社印製 495804 A7 __ B7 五、發明說明(8 ) 在於:具備有: 在絕緣性基板上形成非晶質半導體薄膜的過程,將上 述非晶質半導體薄膜蝕刻形成爲週期性之圖案的過程,讓 以與上述非晶質半導體薄膜相同的材料作爲主要成分,而 在表面含有觸媒金屬之單結晶半導體基板的上述表面與經 蝕刻形成之上述非晶質半導體薄膜接觸的過程,以較上述 非晶質半導體薄膜之本來的結晶化溫度爲低的溫度,針對 彼此接觸之上述單結晶半導體基板與上述非晶質半導體薄 膜進行熱處理之熱處理過程。 本發明之第6實施形態之薄膜電晶體之製造方法,以 由上述各方法所形成的結晶性半導體薄膜作爲半導體層, 而形成薄膜電晶體。 本發明之第7實施形態之非晶質半導體薄膜, 在薄膜中含有由N i ,C o,Au,P d,P t , C u,F e所構成之群中所選出之至少一種的原子,且在 半導體結晶粒之鄰接的結晶粒間之結晶配向方向的偏差在 5度以下。 在本發明之第7實施形態中,上述半導體可利用S i 〇 本發明之第8實施形態之薄膜電晶體,以本發明之第 了結晶性半導體薄膜當作半導體層來使用。 〔發明之實施形態〕 (第1實施形態) ---:---·-------·----l·---訂---------線··---1.---r--------------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -11 - 495804 Α7 _____ Β7 五、發明說明(9) 圖1 ’圖2係表.本發明之結晶性半導體薄膜之形成方 法的第1實施形態。根據該些圖來說明第1實施形態之結 晶性半導體薄膜的形成方法。 首先’如圖1所示,在由玻璃所構成之絕緣性基板 1 1上,藉由噴濺法或氣相反應成長法(c V D法)形成 厚度約200nm的S i〇2或S iN等的絕緣膜12,在 其上,則藉由噴濺法或CVD法等形成膜厚約1 〇 〇 nm 的非晶質S i薄膜1 3。膜厚雖然是根據裝置(device ) 的規格來決定,但是爲了要進行結晶化,則只要是在約 1 0 n m以上的厚度,即不會有問題。又,在本實施形態 中,絕緣性基板1 1雖然是使用玻璃基板,但是也可以使 用A 1 N陶瓷基板,金屬基板等。此外,當在非晶質S i 膜中的雜質多時,由於會對於結晶化造成阻礙,因此,當 摻入B,P等時,最好是大約設在5 X 1 0 1 8 / c m 3以 下。又,在C V D法中所形成的非晶質S i薄膜,由於含 有%級(order)的氫,而成爲結晶化的障礙,因此,最好 是藉由熱處理予以充分地減低。在本實施形態中,藉由在 大約5 0 0°C下實施約3 0分鐘的熱處理,可以將初期濃 度約5 %的膜中氫濃度減低到約1 %以下。 接著,用於控制結晶配向的單結晶S i基板1 4,在 本實施形態中,則使用以(1 1 1 )面作爲主面,而電阻 常數約1 0 Ω c m的p型基板。此外,促進結晶化的觸媒 金屬,則藉由噴濺法,在單結晶S i基板1 4的表面形成 厚度約1 0 n m的N i ’在以約3 0 0 °C進行完約3 0分
本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) .12T (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 Γ < -I n n n n ϋ ·_ϋ -1 ^ ,·1 ϋ ϋ ϋ 1 I ϋ I 1 I ϋ ϋ ϋ ϋ A— mm— I n n ϋ β— ϋ n ·ϋ I I n ϋ ϋ ^1 \ 495804 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(10) 鐘的熱處理後,則藉由蝕刻除去表面的N i層。此外,在 成膜中的反應中,當N i原子在S i表面與S i結合時, 則並不一定需要該熱處理。在此,N i可以藉由離子注入 •擴散等的方法而導入到單結晶S i基板表面。 接著,將非晶質S i薄膜1 3的表面以及單結晶S i 基板1 4的表面予以充分地洗淨,在除去自然氧化膜等後 ,則讓兩基板接觸。此外,則將兩基板,在N 2環境中,在 溫度約5 0 0 t的情形下保持約1 0小時。通常,在大約 5 0 0 °C下,非晶質S i薄膜1 3不會產生結晶化。但是 ,如圖1之放大部分所示,在非晶質S i薄膜1 3的接觸 部1 5,則根據會讓結晶化溫度降低之N i觸媒的效果, 會開始低溫固相成長。而在該非晶質S i薄膜1 3上開始 成長之結晶的結晶配向方向,則成爲與單結晶S i基板 1 4相同的方位。 之後,當繼續熱處理時,S i薄膜1 3之接觸部1 5 之周圍的結晶化領域1 6,則藉由如圖2之箭頭般所示地 擴大,而連結晶化領域1 7也被結晶化。由上可知,非晶 質S i薄膜1 3全面成爲結晶化領域1 6,該結晶化領域 1 6,則成爲沿著整個領域,幾乎實質地具有與單結晶 S l基板1 4相同之(1 1 1 )結晶面的單結晶薄膜。又 ,由於該結晶化領域1 6的結晶配向方向是一與單結晶 S 1基板14相同的結晶配向方向,因此,幾乎不會產生 成爲結晶之不連續面的粒界。 針對結晶化領域1 6,當利用透過型電子顯微鏡來觀 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) ----.---.1.------·----l· — — —訂· — — — — — — •ϋ I I ϋ Ml·, ϋ ϋ I I I ϋ «ϋ ϋ ϋ ϋ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 495804 A7 _ B7 五、發明說明(11) 測各領域的電子線繞射圖案,而評估結晶配向方向時,則 結晶配向方向距成爲結晶核之單結晶s i基板的偏離大約 在5度以下’而在相鄰的結晶化領域之間,該些方位以及 結晶配向方向的偏離大約在3度以下。因此,相鄰之結晶 化領域1 6之間的結晶粒界幾乎成爲連續,而看不到明顯 的不連續領域。但是,當將上述結晶化溫度極端地降低到 例如約4 0 0 °C以下時,則相鄰之結晶化領域1 6之間的 結晶配向方向的偏離會變大,而會明顯地出現結晶粒界。 而此是因爲當設成約4 0 0 t以下時,則即使是使用觸媒 ,結晶的成長速度也會明顯地變慢,而沿著結晶面,結晶 配向方向的結晶核不會大幅地成長,之後,當在高溫下進 行結晶化時,則會產生多結晶化使然。爲了要得到幾乎連 續的結晶粒界,則最好是選擇結晶化溫度使得相鄰之結晶 化領域的結晶配向方向的偏離在5度以下,又更好是在3 度以下。 本實施形態,則是該在絕緣層1 2上所形成的多結晶 S 1薄膜1 3與單結晶S i基板1 4接觸,而在原本非晶 質S 1薄膜1 3不會產生結晶化的溫度下進行熱處理。但 是在此,藉著將具有可降低結晶化溫度,而促進結晶化效 果的觸媒金屬事先混入到單結晶S i基板1 4的表面,而 從兩基板的接觸部1 5開始進行結晶化。由於接觸部1 5 會全部與沿著結晶面,結晶配向方向的單結晶S i基板 1 4接觸,因此,沿著結晶面,結晶配向面的結晶會成長 ,而能夠控制非晶質S 1薄膜之結晶化的配向而形成單結 丨卜—r —訂---------線_------------------------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) -14· 495804 A7 __ B7 五、發明說明(12) 晶。 在本實施形態中,雖然單結晶S i基板係使用以( 1 1 1 )面作爲主面,而電阻常數約1 〇〇Ω · cm的p 型基板,但是也可以是結晶面方位以及基板的導電性未受 限制者。例如也可以使用以(1 〇 〇 )面作爲主面的單結 晶S 1基板。此時,所得到的S i薄膜的面成爲(1 〇 〇 )面。 又,在本發明中所謂的觸媒金屬,只要是一能夠降低 非晶質半導體薄膜之結晶化溫度的金屬即可,而並未限定 觸媒金屬的種類。在本實施形態中,雖然是使用N i原子 ,但除了 N i外,也可以使用C 〇,A u,P d,P t , Cu或Fe等中之至少一種。 此外,在讓玻璃基板上的非晶質S i薄膜1 3與單結 晶S i基板1 4接觸時,則在具有排氣能力的密閉空間內 ,在對兩基板之S i表面的氧化膜進行完乾蝕刻後,當在 同一裝置內連續地開始進行熱處理時,則可以更確實地產 生結晶核。 (第2實施形態) 接著則說明本發明的第2實施形態。針對第2實施形 態,則以與第1實施形態不同的部分爲中心,利用在第1 實施形態之說明中所使用的圖1來加以說明。 在本實施形態中,則與第1實施形態同樣地,在絕緣 性基板1 1上形成約2 0 0 n m的S i〇2以作爲絕緣層 本紙張尺度適用中國國家標準(CNS>A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -··----l·I!訂---------線··----rir--------------- -15- 495804 A7 _ B7 五、發明說明(13) 1 2 ’而在其上,藉由電漿CVD法形成膜厚約1 0 〇 n m的非晶質s i薄膜1 3。之後,則在約5 0 0 °C下進 行約3 0分鐘的熱處理,而充分地減低在非晶質s i薄膜 1 3中的氫濃度。 接著,在作爲以(1 1 1 )面作爲主面之單結晶S i 基板1 4的表面上促進結晶化之觸媒金屬的N i ,則以噴 濺法形成厚度約1 0 n m,而在約3 0 0 t下進行完3 0 分鐘的熱處理後,則藉由蝕刻除去表面的N i層。 接著,則將非晶質S i薄膜1 3的表面以及單結晶 S i基板1 4的表面予以充分地洗淨,在除去自然氧化膜 等後’讓兩基板接觸,第1熱處理過程,則是在N 2環境中 ’將溫度大約設成5 0 0 °C,而大約保持2個小時。在此 期間,在兩基板彼此接觸之非晶質S i薄膜1 3的接觸部 ,則根據N i接觸的效果開始低溫固相成長,而進行結晶 化。 之後,當將兩基板分離時,則在非晶質S i薄膜1 3 可以得到已經結晶化之多個的結晶化領域1 6。各結晶化 領域1 6內的結晶面,結晶配向方向,則與單結晶s i基 板1 4相同。因此,第2熱處理過程,則藉將非晶質S i 薄膜1 3再度在N2環境中,在約5 5 0°C下進行大約3小 時的熱處理,而非晶質S i薄膜1 3的結晶化領域1 7, 則藉著結晶化領域1 6的擴大而被結晶化。由於結晶化領 域1 6的結晶面係與單結晶S i基板1 4相同,因此, S ^薄膜1 3成爲一沿著整個領域具有(1 1 1 )結晶面 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 _·-----r---訂------- !線··!.! — ·—-------------- -16- 495804 A7 B7 五、發明說明(14) 的單結晶薄膜。又’由於連結晶化領域1 6的結晶配向方 向也與單結晶S i基板相同,因此,成爲結晶之不連續面 的粒界幾乎不會發生。 在本實施形態中,首先讓單結晶S i基板1 4與非晶 質8 i薄膜1 3接觸,藉由進行第1熱處理過程而形成結 晶化領域1 6,之後,則使單結晶S i基板1 4與非晶質 S i薄膜分離,藉由進行第2熱處理過程,以使得整面結 晶化。藉由如此之設定,可以獨立地選擇用於形成初期之 結晶化領域1 6的第1熱處理過程的條件,或沿著整面結 晶化之第2熱處理過程的條件,而能夠縮短過程的時間。 亦即,在原本就不會引起非晶質S i薄膜1 3產生結 晶化的低溫下進行第1熱處理過程,而藉由觸媒金屬的作 用,只在接觸部1 5形成成爲結晶之核心的結晶化領域 1 6,之後,當在高溫下進行第2熱處理過程,而使全面 結晶化時,可以提升結晶化的速度。當只藉由高溫的1的 過程來進行熱處理時,雖然只在非晶質S i薄膜1 3的各 部分形成結晶面,結晶配向方向未被控制的結晶核,但首 先藉著在不會引起非晶質S i薄膜1 3產生結晶化的低溫 下進行熱處理,則只會在接觸部1 5形成結晶面,結晶配 向方向已被控制的結晶化領域1 6。之後,在高溫下進行 熱處理時,即使重新地形成結晶面,結晶配向方向未被控 制的結晶核,也會存在有當在低溫下進行熱處理時所形成 的結晶化領域1 6,而繼續進行結晶成長’由於新的結晶 核會因爲先前所形成之該結晶化領域1 6的成長而阻礙其 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 --·-----r-- —訂---------線_·----------------------- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) .^ 經濟部智慧財產局貝工消费合作社印製 495804 A7 ____ _________ B7 五、發明說明(15) 成長,而最後,結晶化領域1 6會擴大而覆蓋整面而被結 晶化。因此,整面的結晶面,結晶配向方向會被控制。此 外’在本實施形態中,雖然是在第1熱處理過程後,才讓 非晶質s i薄膜1 3與單結晶S i基板1 4分離,而讓熱 處理條件變化,但是也可以在不使兩基板分離的情形下, 連續地讓熱處理條件變化。 * 此外,連第2熱處理過程的溫度,當設成約6 0 0 °C 以上時,則連在非晶質領域1 7中也會獨立地進行結晶化 ,由於與結晶化領域1 6不同的結晶會高速地成長,因此 無法實現單一的結晶,而會產生結晶粒界。因此,熱處理 溫度最好大約是在6 0 0 °C以下。 但是,在結晶化完全地進行,而結晶化領域1 6全部 成爲連續後,當例如實施約6 0 0 °C左右的熱處理時,可 以有效地減低在結晶化領域1 6內之微小的結晶缺陷。 (第3實施形態) 圖3,圖4係表本發明之結晶性S i之薄膜之製造方 法的第3實施形態。本實施形態則是限定在單結晶S i基 板上之形成觸媒金屬的位置。針對第3實施形態,以與第 2實施形態不同的部分爲中心,而參照圖3,圖4加以說 明。 在本實施形態中,則與第2實施形態同樣地,如圖1 所示般,在絕緣性基板1 1上形成絕緣層1 2,且在絕緣 層1 2上形成非晶質S i薄膜1 3。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) _,8 _ ·----l·!訂---------線-------------- (請先閱讀背面之注意事項再填寫本頁) 495804 A7 B7 五、發明說明(16) 圖3係表單結晶S :基板1 4的表面,如圖3所示, (請先閱讀背面之注意事項再填寫本頁) 在單結晶S :基板表面3 1形成呈週期性地含有觸媒金屬 的觸媒金屬3 2。該含有觸媒金屬領域3 2,則事先在單 結晶S i基板表面3 1之含有觸媒金屬領域3 2以外的部 分塗佈形成光阻層,且整面地形成有N i等的觸媒金屬, 之後,則藉由刮除(Hft off)而除去在含有觸媒金屬領域 3 2以外的觸媒金屬。在本實施形態中,含有觸媒金屬領 域3 2的大小約爲5 X 5 // m 2,而在X方向,Y方向的間 距(pitch )大約成爲3 0#m。 此外,也可以使單結晶S i基板表面3 1氧化,而形 成氧化膜而形成含有觸媒金屬領域3 2。此時,在單結晶 S i基板表面3 1之氧化膜之上則針對共阻層實施圖案, 在對氧化膜進行完蝕刻後,則使光阻層剝離,在全面地形 成觸媒金屬後,才對氧化膜進行蝕刻。藉此,連在氧化膜 上的觸媒金屬也會被除去,而在光阻圖案以外的部分即成 爲含有觸媒金屬領域。 經濟部智慧財產局員工消费合作社印製 接著,則以與第2實施形態同樣的條件,讓非晶質 S 1薄膜1 3與單結晶S i基板1 4彼此接觸,藉由進行 第1熱處理過程而進行結晶化。之後,則使兩基板分離。 圖4爲非晶質S 1薄膜1 3的表面,如圖4所示,則在非 晶質S i薄膜表面4 1,在與含有觸媒金屬領域3 2對應 的部分形成結晶化領域1 6。將已經與該單結晶S i基板 14分離的非晶質S i薄膜13,在約550 °C下保持大 約1 0個小時,藉由進行第2熱處理過程,讓結晶化領域 -19- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 495804 A7 ____ B7 五、發明說明(17) 1 6擴大’而使非晶質S i薄膜表面4 1整個結晶化。 在將結晶化領域1 6之已形成的非晶質S i薄膜1 3 與單結晶S i基板1 4分離之際,會有在兩基板的接觸部 產生微小的膜損傷的情形。而此是因爲由於在該接觸部會 引起結晶化’而在兩基板之間會產生結合,因此,在將兩 基板分離之際會導致膜遭到損傷之故。雖然該膜的損傷極 爲輕微,但是當在該部分形成T F T時,則可能會影響到 T F T的特性。由於該膜損傷只會發生在與單結晶s i基 板1 4結合的結晶化領域1 6,因此,在本實施形態中, 藉由規則性地配置成爲結晶化領域1 6的部分,而非是整 面的非晶質S i薄膜,因此能夠限制會引發膜損傷的位置 。在本實施形態中,由於在兩基板之剝離過程中所產生的 膜損傷係被限定在含有觸媒金屬領域3 2內,因此,因應 所需,藉由將丁 F T元件形成在含有觸媒金屬領域3 2的 外側,因此,能夠避免T F T元件形成在含有觸媒金屬領 域3 2的外側,因此,能夠避免T F T特性發生惡化。 (第4實施形態) 圖5〜圖9係表本發明之結晶性S i薄膜之形成方法 的第4實施形態。利用圖5〜圖9來說明第4實施形態。 在本實施形態中,在用來控制結晶面,結晶配向方向 的單結晶S i基板1 4上,依據圖5〜圖8的順序設置凸 部,而讓該凸部與在絕緣性基板1 1上的非晶質S i薄膜 1 3產生接觸而進行結晶化。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 -·----l·--- 訂---------線 — ----ί---..---------------- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公* ) -20- A7 B7 五、發明說明(18) 首先’在圖5中,在以(1 00)結晶面作爲主面的 胃結晶S i基板14上,依據約100nm的厚度讓由 S 1 〇 2所構成的氧化膜5 1成。之後,藉著塗佈感光性光 @齊!1而進行光現象,而依據大約丨〇 # m的間距形成大小 約3x3// m 2的圖案52。此外,如圖6所示,以該圖案 5 2作爲掩罩,而對氧化膜5 1進行蝕刻。 接著,以經圖案化的氧化膜5 1作爲掩罩,而針對單 @晶S i基板1 4的表面進行異方性濕蝕刻。異方性蝕刻 液’則在本實施形態中使用((N Η 2 ) 2 C Η 2 )與 (C 6 Η 4 (〇Η ) 2 )混合液。藉由進行異方性濕蝕刻, $口圖7所示,在單結晶s 1基板1 4的表面形成在側壁具 有(1 1 1)面之4角錘狀的S i圖案71。在此,S i 圖案7 1的頂點並不一定要是點,也可以是具有平坦面。 接著,如圖8所示,藉由蝕刻除去作爲蝕刻掩罩,而 經圖案化的氧化膜5 1。之後,則在單結晶S i基板1 4 的整面,藉由噴濺法形成厚度約5nm的Ni ,在約 3 0 0 °C下進行約3 0分鐘的熱處理,藉著以蝕刻除去表 面的N i層,而完成配向用單結晶S i基板。 接著,如圖9所示,讓位在由玻璃所構成之絕緣性基 板1 1上,而由S i〇2所構成之約200nm厚度之絕緣 膜1 2之上所形成的約1 0 0 nm厚度的非晶質S i薄膜 1 3與上述單結晶S 1基板1 4面對面地彼此接觸。非晶 質S 1薄膜1 3的氫濃度,則根據與第1實施形態同樣的 方法而減低。將其放在N 2環境中,溫度約5 5 0 °C下進行 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 ··.----l·!丨訂---------線丨 #!_ --------------- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -21 - 經濟部智慧財產局貝工消费合作社印製 495804 A7 ____ B7 五、發明說明(19) 3 0分鐘的熱處理。藉由該處理,使得非晶質s i薄膜 1 3之與S i圖案7 1的接觸部分被結晶化而形成結晶化 p頁域16。又’其結晶面成爲(1 〇〇)配向。 在熱處理後’則將非晶質S i薄膜1 3與單結晶S i 基板1 4分離,藉著將非晶質s i薄膜1 3在約5 5 0°C 下進行約4小時的熱處理,可完全地使非晶質領域1 7結 晶化。該非晶質領域1 7,由於結晶化領域1 6全部具有 (1 0 0 )結晶面,藉由該結晶化領域1 6擴大而會結晶 化,因此會成爲相同的結晶配向方向,結果,非晶質S i 薄膜1 3會成爲一整面具有與單結晶s i基板14相同之 (1 0 0 )結晶面的結晶性S i薄膜。 此外’在本實施形態中,由於非晶質s i薄膜1 3與 單結晶S 1基板1 4接觸的位置係呈週期地被配置,因此 ,基於與第3實施形態同樣的理由,可以限定會發生膜損 傷的位置。又,藉著在單結晶S i基板1 4設置凸部,可 以改善兩基板之間的接觸情形。因此,在整面進行結晶化 時,在形成結晶化領域1 6後,可根據會使得相鄰之S i 圖案7 1之間的距離被結晶化的溫度與時間來進行。雖然 也會產生接觸不充分的位置,但此時可以選擇用於全面結 晶化的熱處理過程條件,以使得相鄰之S i圖案7 1之間 作2倍距離的結晶成長。具體地說,在上述實施形態中, 2個S i圖案7 1之間的距離約1 0 " m必須要有最大約 5 m的S i圖成長條件,但是也可以想像發生非接觸點 ,將2個3 i圖案71間的距離設成約20//m,而以作 (請先閲讀背面之注意事項再填寫本頁) ·_ ——l·! — 訂---------線 -------l··--------------- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -22- 495804 A7 _ B7 經濟部智慧財產局員工消费合作社印製 五、發明說明(20) 大約1 0 μηι的成長爲條件。而此,在進行約5 5 0°C的 熱處理時,若實施約4小時的處理時間,可達成該條件。 而當降低退火溫度時,則必須要有更長的熱處理時間。亦 即,該些Si圖案71 ,非晶質Si薄膜13可成爲實質 上成爲單結晶S i薄膜的配置。 在本實施形態中,雖然單結晶S i基板1 4係使用面 方ίιι爲(1 0 0 )的基板,但是並不限定於此。例如即使 是以(1 1 0 )面作爲主面的單結晶S i基板,也可以藉 異方性蝕刻來形成6角錐的突起。此時,各斜面的面方位 爲(111)面。如此般,若是具有(111)面以外之 結晶面的單結晶S i基板,雖然有形狀爲不對稱的情形, 也能夠形成突起,其斜面成爲(1 1 1 )面。重要的是在 本實施形態中,可根據事先所設定的間距讓在絕緣性基板 1 1上所形成的非晶質S i薄膜1 3與單結晶S i基板 1 4接觸。 (第5實施形態) 圖1 0〜圖1 4係表本發明之結晶性S i薄膜之形成 方法的第5實施形態。利用圖1 〇〜圖1 4來說明第5實 施形態。 在本實施形態中,與第4實施形態同樣地,在單結晶 S i基板1 4形成凸部,而讓該凸部與非晶質S i薄膜 1 3接觸而結晶化。其中與第4實施形態的不同點則在於 凸部的形成方法,以此過程爲中心加以說明。 (請先閱讀背面之注意事項再填寫本頁) ϋ ·ϋ ϋ mm§ r---訂--- λ!·----一——r--------------- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 23 經濟部智慧財產局員工消费合作社印製 495804 A7 B7 五、發明說明(21) 首先,在圖1 0中,在以(1 1 1 )面作爲主面的單 結晶S i基板1 4上形成約1 0 0 n m厚度之由S 1〇2所 形成的氧化膜5 1。在其上塗佈感光性光阻劑,且曝光顯 像成一定的圖案。在此,將圖案5 2的大小設爲約3 X 3 "m 2,將間距設爲約2 Ο β m。接著,如圖1 1所示,以 該圖案5 2作爲掩罩,對氧化膜5 1進行蝕刻。 接著,如圖1 2所示,將經圖案化的氧化膜5 1當作 掩罩,藉由乾蝕刻對單結晶S i基板1 4進行蝕刻而形成 溝1 2 1。之後,則與第4實施形態同樣地進行單結晶 S 1基板1 4的異方性濕蝕刻。此時,如圖1 3所示,在 (1 1 1 )面,由於蝕刻速度非常的慢,因此形成以( 1 1 1 )面作爲斜面的凸部1 3 1。亦即,由乾蝕刻所形 成的溝1 2 1的側面,由於成爲與(1 1 1 )面不同的面 方位,因此,當該面藉由異方性濕蝕刻進行蝕刻而到( 1 1 1 )面出現時,由於蝕刻會急劇地變慢,遂形成斜面 而形成凸部。 之後,如圖1 4所示,與第4實施形態同樣地,讓單 結晶S i基板1 4的凸部1 3 1與非晶質S i薄膜1 3接 觸,藉著進行熱處理,可以使非晶質S i薄膜1 3結晶化 〇 在第4實施形態的方法中,由於(1 1 1 )面的蝕刻 速率非常的慢,因此很難在以(1 1 1 )面作爲主面的單 結晶S 1基板上形成凸部。但是在本實施形態中,即使是 以(1 1 1 )面作爲主面的單結晶s i基板1 4,也能夠 (請先閱讀背面之注意事項再填寫本頁) I · mmamm I 11 aa— ai·. 一-· I a···· I I I I 線丨 φ—ril·--------------- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -24- 495804 A7 ___________ B7 五、發明說明(22) 形成突起。因此,本實施形態的方法,雖然對於在以( 1 1 1 )面作爲主面的單結晶s i基板上形成突起的情形 特別有效,但是也可以適用於以(1 1 1 )面以外的面方 位作爲主面的單結晶S i基板1 4上。本實施形態的方法 ,特別對於加深溝1 2 1,而增高凸部1 3 1的高度的情 形,在與非晶質S i薄膜1 3接觸之際,可以有效地減低 微小的粒子所造成的影響。亦即,即使因爲凸部i 3 1高 ,而導致微小的粒子存在時,也能夠安定地與非晶質S i 薄膜1 3接觸,而有防止粒子因爲夾於兩基板間而導致接 觸不完全的效果。 (第6實施形態) 圖1 5係表本發明之結晶性S i薄膜之形成方法之第 6實施形態。利用圖1 5來說明第6實施形態。 在本實施形態中,在絕緣性基板1 1設置凸部圖案後 ,藉著形成絕緣層1 2,非晶質S i薄膜1 3,在非晶質 S i薄膜1 3設置凹凸,將與該凸部圖案對應的部分當作 接觸部,而與單結晶S i薄膜1 4接觸,進行熱處理而使 非晶質S 1薄膜1 3結晶化。 首先,如圖1 5所示,在絕緣性基板1 1上形成凸部 圖案151。凸部圖案151,首先則全面地形成爲厚度 約1 5 0 nm的MoW金屬膜,而藉由CF4與〇2氣體系 的乾蝕刻,而加工形成爲大小約3 X 3 μ m 2 ’間距約2 0 a m 。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 .··----丨 ί 訂---------線 — 0ιί!Γ--------------- -25- 495804 A7 B7 五、發明說明(23) 接著,則藉由電漿C V D法在其上形成厚度約2 0 0 n m之由S 1〇2所形成的絕緣層χ 2,接著,同樣地藉由 電漿C V D法連續形成厚度約1 〇 〇 n m的非晶質S i膜 1 3 0如此一來,在絕緣性基板1 1上形成具有規則性之 凸部圖案1 5 1的非晶質S i薄膜1 3。 接著,爲了要降低在非晶質S i薄膜1 3中的氫濃度 ’乃在約5 0 0°C下進行約3 0分鐘的熱處理。如圖1 5 所示’將其與以(1 1 1 )面作爲主面的單結晶s 1基板 1 4接觸。事先,如與到目前爲止之實施形態同樣地,讓 在單結晶S i基板1 4的表面含有成爲觸媒金屬的N i原 子。對處於接觸狀態的兩基板,在約5 0 0 t下,N 2環境 中實施約1個小時的熱處理,而從非晶質S i薄膜1 3之 與單結晶S i基板1 4接觸的接觸部1 5開始進行結晶化 而形成結晶化領域。 更者,則讓兩基板分離’使非晶質S i薄膜1 3在約 5 5 0 °C的N 2環境中進行約6小時的熱處理,而使得在非 晶質S 1薄膜1 3中的結晶化領域1 7也完全地被結晶化 。在該過程中,係從結晶化領域1 6與非晶質領域1 7的 邊界開始結晶化,而使得朝非晶質領域1 7內進行結晶化 ,而使得全面被結晶化。 非晶質S 1薄膜1 3,最終則成爲與單結晶S i基板 1 4之面方位相同的(1 1 1 )面,而也可以實質上將結 晶配向方向控制成同一方向。 在本實施形態中,雖然是藉由形成M oW金屬薄膜的 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 ----l· — ! —訂---------線丨·----、----^---------------- -26 495804 A7 五、發明說明(24) 圖案,而形成非晶質S 1薄膜1 3的凸部圖案1 5 1 ,但 是並不限定於該方法。例如在絕緣性基板1 1上,藉由電 漿C V D法形成厚度約3 0 0 n m的氧化膜1 2,以光阻 圖案作爲掩罩,即使是將氧化膜1 2蝕刻除去約1 0 0 n m的厚度,也可以得到同樣的結果。此時,由於在非晶 質S i薄膜1 3之下成膜的膜種有1種,因此,過程變得 簡單,且在實用上極爲有效。 此外,在第4至第6實施形態中,雖然將成爲兩基板 之接觸部分的圖案爲一點狀的反覆圖案,但是也可以是如 圖1 6所示般的線狀圖案1 6 1。在圖1 6中,在非晶質 31薄膜表面41 ,則藉由MoW形成約2x20"m2, 間距約2 0 X 4 0 β m 2的線狀圖案1 6 1。此時,結晶化 領域1 6,如圖1 6所示,由於是以兩基板之接觸的線狀 圖案1 6 1作爲中心而擴展,因此必須要有約2 0 // m的 結晶成長。爲此,可將在讓兩基板分離後的第2熱處理條 件設成在約5 5 0 t下,約6小時以上。由於點狀圖案的 接觸面積小,因此,在結晶化領域1 6擴展的同時,也有 N i原子的供給減少,結晶化速度降低,或留下部分未結 晶領域的可能。但是藉著使用線狀圖案1 6 1,可以消除 觸媒金屬供給不足的問題,特別對於進行長距離寬領域之 結晶化時特別有赛。 (第7實施形態) 圖1 7係表本發明之結晶性S i薄膜之形成方法之第 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) _ 2了 - (請先閱讀背面之注意事項再填寫本頁) -•Φ----l·---訂 ί 經濟部智慧財產局貝工消费合作社印製 -線丨# ί J!丨 經濟部智慧財產局員工消費合作社印製 495804 A7 _ B7 五、發明說明(25) 7實施形態。利用圖1 7來說明第7實施形態。 在本實施形態中,熱處理方法,除了藉由熱處理爐對 全體加熱外,也藉著在單結晶S i基板1 4設置局部的加 熱機構,可以得到缺陷更少,而結晶性優越的S i薄膜。 在本實施形態中,首先在絕緣性基板1 1形成凸部圖 案1 5 1 ,使絕緣膜1 2,非晶質S i薄膜1 3積層,到 降低非晶質S i薄膜1 3之氫濃度爲止的過程,則與第6 實施形態同樣地進行。 之後,則與第6實施形態同樣地,在讓以(1 1 1 ) 面作爲主面的單結晶S i基板1 4表面含有N i原子後, 將單結晶S i基板1 4安裝在基板保持器1 7 1,而與非 晶質S ^薄膜1 3接觸。將加熱器1 7 2埋入到基板保持 器1 7 1,而可以對單結晶S i基板1 4加熱。 在讓兩基板接觸的狀態下,在N 2環境中加熱到約 4 5 0°C。另一方面,藉由加熱器1 7 2來加熱基板保持 器1 7 1,將兩基板之接觸部分的溫度調整成約6 0 0°C ,在此狀態下進行約1 0分鐘的熱處理過程。該熱處理過 程,則是從非晶質S i薄膜1 3之與凸部圖案1 5 1對應 的位置開始進行結晶化而形成結晶化領域1 6。之後,則 使兩基板分離,藉著使非晶質S i基板1 3,在約5 5 0 t下進行約6小時的熱處理,可使得非晶質S i薄膜1 3 成爲一全面被配向成(1 1 1 )結晶面的結晶膜。 在本實施形態中,由於最初之結晶核形成過程的環境 溫度低到約4 5 0 °C,因此.,在單結晶S i基板1 4與非 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -28- ------#1-訂---------線·· !ir-------------- (請先閱讀背面之注意事項再填寫本頁) 495804 A7 B7 經濟部智慧財產局肩工消费合作社印製 五、發明說明(26) 接觸領域之非晶質S 1薄膜1 3中的結晶化幾乎消失。因 此,幾乎可以完全地抑制產生會成爲以凸部圖案1 5 1作 爲起點之結晶成長時的阻礙^而具有隨機的結晶面,結晶 配向方向的微少結晶粒。又,由於可以在不提高非晶質 S 1薄膜1 3之全面的溫度的情形下,只提高兩基板之接 觸部的溫度,因此可以加快在凸部圖案1 5 1之初期結晶 化的速度,而能夠大幅地縮短過程的時間。 此外,在本實施形態中,雖然是以讓兩基板接觸,而 進行結晶成長的第1熱處理過程,與在兩基板分離後才進 行之第2熱處理過程的2個階段來進行結晶化,但是在第 1熱處理過程中,也能夠在短時間內,使非晶質S i薄膜 S ^沿著整面而結晶化。具體地說,當非晶質S i薄膜 1 3的凸部圖案1 5 1的大小約3 X 3 // m 2,間距約2 0 V m時,則第1熱處理過程的條件,藉著將溫度條件設成 相同,而將熱處理時間設成約2小時,可以將非晶質S i 薄膜1 3沿著整面設成良好的結晶膜。亦即,在本實施形 態中,得到良好品質的結晶膜的條件,亦即,用於抑制在 非晶質領域1 7發生隨機的結晶核的低溫條件,以及用於 從與單結晶S 1基板1 4相接之凸部圖案1 5 1開始產生 結晶核與加速成長之凸部圖案1 5 1中的高溫條件可以獨 立地加以控制。 (第8實施形態) 圖1 8係表本發明之結晶性S i薄膜之形成方法的第 (請先閱讀背面之注意事項再填寫本頁) · !! 訂---- 線# — — !--------------- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -29· 495804 A7 ___ B7 經濟部智慧財產局員工消费合作社印製 五、發明說明(27) 8實施形態。利用圖1 8來說明第8實施形態。 在本實施形態中,首先,如圖1 8所示,將依據上述 之各實施形態中所述的方法而含有N i原子的單結晶S i 基板1 4安裝在具有圓筒狀之曲率的基板支撐台1 8 1。 接著,則藉著將具有單結晶S i基板1 4之曲率的面 接觸於與第1之各實施形態同樣地,而形成在絕緣層1 2 上之該非晶質S i薄膜1 3的端部,而使得兩基板呈線狀 地相接。此外,讓該基板支撐台1 8 1,如圖1 8所示, 慢慢地回轉,而使接觸領域移動。亦即,藉著一邊將該機 構保持在約5 5 0 °C,一邊依序地讓基板支撐台1 8 1傾 斜’可以在非晶質S i薄膜1 3上形成含有結晶核的結晶 化領域1 6,同時,也使已形成有結晶化領域1 6的非晶 質3〗薄膜1 3與單結晶S i基板1 4分離。 如此一來,當在非晶質S i薄膜1 3整面形成結晶化 領域1 6後,將其例如在約5 5 0 °C下進行約1 〇小時的 熱處理,而使非晶質S i薄膜1 3整個領域結晶化。在本 實施形態中,首先,在非晶質S i薄膜1 3形成多個結晶 面,結晶配向方向排列整齊的結晶核,之後,藉著使全面 結晶化,可以使全面成爲結晶面,結晶配向方向排列整齊 的結晶膜。 (第9實施形態) 圖1 9,圖2 0係表本發明之結晶性S i薄膜之形成 方法的第9實施形態。利用圖1 9,圖2 0來說明第9實 (請先閱讀背面之注意事項再填寫本頁) ·!· 訂i n ϋ ϋ I ϋ n I 線··! —」!-—--------------- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -30- 經濟部智慧財產局貝工消费合作社印製 495804 A7 ----- B7 五、發明說明(28) 施形態。 在本實施形態中,首先,如圖1 9所示,使用與第4 實施形態同樣的材料,藉由同樣的方法,進行到在非晶質 S 1薄膜1 3形成結晶化領域1 6爲止的過程。當在非晶 質S i薄膜1 3形成結晶化領域1 6後,如圖2 0所示, 形成至少包含該結晶化領域1 6之島狀的S i薄膜圖案 2 0 1° 接著’如圖2 0所示,在已形成有S i薄膜圖案 2 0 1之絕緣層1 2上的整面形成厚度約1 0 0 nm的第 2非晶質S 1薄膜2 0 2,藉著在約4 5 0 °C下進行約1 小時的熱處理而減低氫濃度。之後,藉著再度在約5 5 0 °C下進行約3小時的熱處理,而使第2非晶質S i薄膜 2 0 2全面結晶化。 在本實施形態中,將成爲種結晶之結晶性高的S i薄 膜圖案2 0 1並列,當在其上形成第2非晶質S i薄膜 2 0 2後,則使全面結晶化。如此般,可以將用來形成種 結晶的第1熱處理過程,與完全不可能受到在第1熱處理 過程時的污染,而進行第2非晶質S i薄膜2 0 2之全面 結晶化的第2熱處理過程加以分離,因此可以有最後所形 成之結晶性S i薄膜不易受到在種結晶化過程時之污染的 效果。藉此,能夠減少容易離子化的雜質混入,且能夠減 低因爲雜質等所造成的結晶缺陷,因此具有能夠使該 T F T特性安定地再現的效果。又,第2非晶質S i薄膜 2 0 2,由於成爲一與結晶面,結晶配向方向被控制之 -------------·----l· II It---------Aw.----^---κ---------------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -31 - 495804 A7 ___B7 經濟部智慧財產局員工消费合作社印製 五、發明說明(29) S i薄膜圖案2 0 1相同的結晶面,結晶配向方向,因此 ,與上述實施形態同樣地幾乎不會發生成爲結晶之不連續 面的結晶粒界。 (第1 0實施形態) 圖2 1係表本發明之結晶性S i薄膜之形成方法的第 1 0實施形態。利用圖2 1來說明第1 0實施形態。 在本實施形態中,與第9實施形態同樣地進行到形成 含有結晶化領域1 6之島狀的S i薄膜圖案2 0 1爲止的 過程。設有凸部1 3 1的單結晶S i基板1 4,則使用以 (110)面作爲主面者。 接著,如圖2 1所示,形成膜厚約5 0 n m的第2非 晶質S i薄膜2 0 2,之後,則藉著照射能量光束( evergy beam ),而使第2非晶質S i薄膜2 0 2結晶化。 在此,能量光束則照射X e C 1準分子雷射。雷射光 束的脈寬設成約1 5 n s e c,而照射數次(5〜2 0次 左右)。雷射能量則調整成可以使第2非晶質S i薄膜 2〇2瞬間熔融。如此般在照射雷射光束之際,第2非晶 質S ^薄膜2 0 2,在熔融後之再結晶化時,會成爲與 S i薄膜圖案2 0 1之結晶面,結晶配向方向成爲相同般 地進行結晶化。亦即,在本實施形態中,由於S i薄膜圖 案2 0 1係配向在與單結晶S i基板1 4相同的(1 1 0 )面上,因此,第2非晶質S i薄膜2 0 2成爲一全面以 (1 1 0)面作爲主面的結晶薄膜。又,連結晶配向方向 (請先閱讀背面之注意事項再填寫本頁) ·· 卜---訂--- •線 — ·----.-------------------- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) —32 495804 A7 ______B7 五、發明說明(30) 也與S i薄膜圖案20 1相同。在此,由於藉由雷射而使 第2非晶質S i薄膜2 0 2熔融,結晶化係瞬間產生,因 此,最好是將S i薄膜圖案2 0 1的間距設小。在本實施 形態中,S 1薄膜圖案2 0 1的大小約爲2 X 2 // m 2,而 間距約爲4 // m,又,S i薄膜圖案2 0 1的間距最好是 在約5 a m以下。 在本實施形態中,如圖2 1的箭頭所示,由於可以選 擇性地照射雷射光束而讓其結晶化,因此,只有要求形成 T F T的領域,或高移動度之T F T的領域,才可以進行 結晶面,結晶配向方向被控制的結晶化,而具有即使是大 型基板,也可以藉由局部結晶化,而大幅地縮短處理時間 的效果。又,與第9實施形態同樣地,也具有最所形成之 結晶性S i薄膜不會受到在種結晶過程中之污染的效果。 又,在本實施形態中,雖然將含有結晶化領域1 6的 S i薄膜圖案2 0 1實施圖案化,但也可以不實施圖案化 ,而在非晶質領域1 7全部全面結晶化後才形成第2非晶 質S i薄膜2 0 2,而從其上照射雷射光束而形成結晶性 薄膜。 (第1 1實施形態) 圖2 2係表本發明之結晶性S i薄膜之形成方法的第 1 1實施形態。利用圖2 2來說明第1 1的實施形態。 本實施形態,在使非晶質S i薄膜1 3結晶化之際, 係在未與單結晶S i基板1 4上之凸部接觸之部分的非晶 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 -I *1 ·1 I Μ·— ϋ ϋ I y^· ϋ n ϋ n ϋ n I I ϋ an ·1 an n ϋ ϋ _1 a·— 1 1 i·— an ϋ I n i·— iBBl 1 —Bi ϋ ϋ 1 β 言 矣 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -33- 經濟部智慧財產局員工消费合作社印製 495804 A7 _-__B7 五、發明說明(31) 質s i薄膜1 3表面形成氧化膜,氮化膜等的保護膜後才 進行結晶化。 首先,如圖2 2所示,在由玻璃所形成的絕緣性基板 1 1上形成厚度約1 0 0 nm之由S i 〇2所形成的絕緣層 12,厚度約lOOnm的非晶質Si薄膜13,而在其 上形成絕緣膜2 2 1。在本實施形態中,絕緣膜2 2 1, 則是在非晶質S i薄膜1 3上連續藉由電漿C V D法形成 厚度約5 0 nm的S i〇2膜,與藉由電漿CVD法形成厚 度約50nm的SiN膜。 接著,則針對該些絕緣膜2 2 1進行蝕刻而形成圖案 ,而局部地讓非晶質S i薄膜1 3露出。在本實施形態中 ,則藉由將大小約3 X 3 // m 2的開口部的間距形成爲約 20//m,而讓非晶質S i薄膜1 3露出。 接著,利.用如第4實施形態般的材料,方法,而形成 具有凸部1 3 1 ,且在表面含有N i原子的單結晶s i基 板1 4,該凸部1 3 1則進行對位以與非晶質S i薄膜 1 3的露出部接觸,藉著在N2環境中,在約5 5 0 °C下保 持約1個小時而進行第1熱處理過程,而在非晶質S i薄 膜1 3的一部分形成結晶化領域1 6。 之後,則使兩基板分離,藉著將非晶質S i薄膜1 3 ,在約5 5 0 °C下進行約6小時的第2熱處理過程,可以 使非晶質S 1薄膜1 3全面地結晶化。此時,由於非晶質 S 1薄膜1 3的大部分係被絕緣膜2 2 1所覆蓋,因此可 以避免雜質從外部混入到非晶質S i薄膜1 3中,而能夠 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) -34 - (請先閱讀背面之注意事項再填寫本頁)
495804 A7 一 B7 經濟部智慧財產局員工消费合作社印製 五、發明說明(32) 大幅地減少在熱處理過程中因爲雜質而導致發生結晶缺陷 〇 亦即,由於非晶質S i薄膜1 3只會與單結晶S i基 板1 4的凸部接觸,因此,在本實施形態中,當在非晶質 S1薄膜13表面之未與上述凸部接觸的位置形成氧化膜 ,氮化膜等的保護膜後,則讓非晶質S i薄膜1 3與單結 晶S 1基板14接觸,而進行熱處理,藉此,在作熱處理 之際,可以防止雜質混入到非晶質S i薄膜1 3中,而能 夠得到結晶缺陷少之良好的膜質。 接著,圖2 3係表本實施形態的第1變形例,而與第 6實施形態同樣地,係在絕緣性基板1上設置凸部圖案 1 5 1後,才形成絕緣層1 2,非晶質S i薄膜1 3。此 外,當在未與該凸部圖案1 5 1對應,亦即,未與單結晶 S 1基板1 4接觸之部分的非晶質S i薄膜1 3表面形成 氧化膜,氮化膜等的保護膜後才進行結晶化。 在本實施形態中,首先,利用與第6實施形態同樣的 材料,方法,而形成大小約3 X 3 // m 2,間距約2 0 # m 的凸部圖案1 5 1,在將絕緣層1 2,非晶質S i薄膜 1 3加以積層後,則全面地形成絕緣膜2 2 1,而使開口 部成爲約5 X 5 // m 2的大小。 接著,則與第6實施形態同樣地,讓含有N i原子的 單結晶S i基板1 4與非晶質S i薄膜1 3在接觸部1 5 中接觸,藉由第1熱處理過程進行結晶化而形成結晶化領 域1 6。之後,則使兩基板分離,將非晶質s i薄膜1 3 (請先閱讀背面之注意事項再填寫本頁) _· 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) tr---------線丨 _ιίπ—--------------- -35- 495804 A7 B7 五、發明說明(33) ’在約5 5 0 °C下進行約6小時的第2熱處理過程’藉此 使得非晶質S i薄膜1 3全面地結晶化。在本實施形態中 ,由於與單結晶S i基板1 4的接觸係在非晶質S i薄膜 1 3的接觸部1 5進行,因此,在接觸時,兩基板並不需 要進行精密的對位。更者,由於非晶質S i薄膜1 3的幾 乎所有的領域係被絕緣膜2 2 1所覆蓋,因此可以抑制雜 質從外部混入,而可以得到良好的結晶S i薄膜。 接著,圖2 4係表本實施形態的第2變形例,而與第 9實施形態同樣地,在絕緣性基板1 1上形成絕緣性基層 1 2,而在其上形成含有結晶化領域1 6之島狀的S i薄 膜圖案201 ,更在其上形成第2非晶質Si薄膜202 ’而使弟2非晶質S i薄膜2 0 2結晶化。但是在形成第 2非晶質S i薄膜2 0 2後才形成絕緣膜2 2 1 ,而進行 第2非晶質S i薄膜2 0 2之結晶化乙點則不同於第9實 施形態。 首先,利用與第9實施形態同樣的材料,方法,在進 行到形成包含結晶化領域1 6之島狀的S i薄膜圖案 2 0 1爲止的過程後,在已形成S i薄膜圖案2 〇 1的絕 緣層1 2的整面形成厚度約1 0 0 nm的第2非晶質S i 薄膜2 0 2,而在其上,藉由電漿CVD法連續形成厚度 約1 0 0 nm的S i 〇2膜以及厚度約5 〇 nm的S i N膜 〇 接著,在N2環境中,針對第2非晶質S i薄膜2 〇 2 ’在約5 0 0 °C下進行約2 0小時的第2熱處理過程,而 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意ί項再填寫本頁) 經濟部智慧財產局員工消费合作社印製 ·____ ϋ I n I^eJ· ammmw ϋ ϋ 1 ϋ 1 ·1 -線丨♦----/——·—--------------- -36 - 495804 經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明(34) 使第2非晶質S i薄膜2 0 2全面結晶化。在此,由於 S 1薄膜圖案2 0 1的結晶面,結晶配向方向全部與單結 晶S i基板1 4相同,因此,連第2非晶質S i薄膜 2 0 2也成爲一具有單一的結晶面,結晶配向方向的薄膜 結晶。又,由於全面被絕緣膜2 2 1所覆蓋,因此,在第 2熱處理過程中,能夠防止雜質混入到第2非晶質S 1薄 膜2 0 2中,而能夠得到結晶缺陷少之良好的結晶薄膜。 (實施形態1 2 ) 圖2 5係表本發明之結晶性S i薄膜之形成方法的第 1 2實施形態。利用圖2 5來說明第1 2實施形態。 在本實施形態中,係表在玻璃基板上形成S i薄膜結 晶的方法。 首先,將大小約9 Ο X 9 0 m m 2的單結晶s i基板 1 4並列在基板保持器2 5 1上。在此,各單結晶s 1基 板1 4,則與上述各實施形態同樣地含有N i原子。如圖 2 5所示般,藉由並排3個X 4個,而成爲有效領域約 27〇x36〇mm 的單結晶S i基板252。此外,各 卓結晶S i基板1 4則將結晶面以及結晶配向方向排齊。 接著,則藉由讓與上述各實施形態同樣地形成,而大 小約3 Ο Ο X 4 0 0 m m 2的非晶質S i薄膜1 3,與該單 結晶S i基板2 5 2接觸而進行熱處理,而得到大面積的 S 1結晶。 1個單結晶S i基板1 4,由於目前只到8英吋基板 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -37- 丨丨.1丨丨I,丨丨丨丨丨丨· 丨丨丨” (請先閱讀背面之注意事項再填寫本頁) 0 ϋ ·1 ·1 ·1 ϋ >1 «1 I I ϋ 1· —.1 I- ϋ ·1 ϋ If ϋ I i n n I ϋ ·1 ϋ 1 n I ϋ I · 495804 A7 B7 經濟部智慧財產局員工消费合作社印製 五、發明說明(35) ,因此,在使更大的非晶質s i薄膜丨3結晶化時,則使 用本實施形態的方法。 此外’爲了要使大面積的非晶質s i薄膜1 3結晶化 ,除了本實施形態的方法外,也可以將讓i個單結晶s丄 基板1 4依序與非晶質S i薄膜1 3接觸而構成結晶核的 過程設成第1熱處理過程,而之後爲了全面進行結晶化, 則實施第2熱處理過程。 (第1 3實施形態) 圖2 6係表利用本發明之結晶性s i薄膜來形成 T F T的實施形態。利用圖2 6來說明第1 3實施形態。 首先,如圖2 6所示,在由玻璃所形成的絕緣性基板 1 1上依序形成厚度約1 〇 〇 nm之由S i〇2膜所形成的 絕緣層12 ’約5 Οππί的非晶質s i薄膜,而與第1〜 第1 2的各實施形態同樣地進行結晶化。藉著對經結晶化 的非晶質S i薄膜進行蝕刻而圖案化成島狀,而只留下 T F T 領域 2 6 1。 接著,藉由電漿C V D法形成厚度約1 〇 〇 n m的閘 氧化膜262。此外,在其上形成厚度約300nm的 MoW合金薄膜,對光阻膜實施圖案,而對光阻膜部分以 外的Μ 〇 W合金薄膜進行蝕刻,之後,則藉著剝離光阻膜 ,而形成閘極263。接著,則藉由電漿摻雜法,將雜質 原子注入到T F Τ領域2 6 1的一部分,而成爲源極,汲 極領域264。此時,在形nch TFT (A)的源極 (請先閱讀背面之注意事項再填寫本頁) · I I I . 訂丨 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公« ) 線—f—l·—·—--------------- -38- 經濟部智慧財產局員工消費合作社印製 495804 A7 B7 五、發明說明(36) ,汲極領域時,則將n c h T F T ( A )的閘極2 6 3 ,與在pch TFT(B)上形成的光阻圖案當作掩罩 ,而注入約1X10l5/cm2的P原子。又,在形 pch T F T ( B )的源極,汲極領域時,則將P c h TFT (B)的閘極 263,與在 nch TFT (A) 上形成的光阻圖案當作掩罩,而注入約2 x 1 0 15/ c m2的B原子。更者,當因應所需而設置用於緩和汲極( drain )電場的LDD領域2 6 5時,則將P原子注入 nch TFT ( A ),將 B 原子注入 pch TF 丁( B ),其量則較源極,汲極領域爲少’且該部分的電阻較 通道(channel )領域的〇N電阻爲小,而設定成可以緩和 汲極電場。在本實施形態中,分別設成約1 X 1 〇 1 3 / c m 2。之後,藉著在約5 0 0 °C下進行約1小時的熱處理 ,而使因爲注入雜質而產生的非晶質S i領域再結晶化。 接著,則藉由電漿C V D法全面形成厚度約5 0 0 nm的S i〇2膜。用於成爲與電極之接點的接觸孔( contact hole) 2 6 7,則是藉由形成只讓該部分開口之光 阻圖案,而對其實施蝕刻而形成。之後,則藉由噴濺法而 積層厚度約50nm的Mo,厚度約500nm的A1 , 且形成讓作爲源極,汲極部分以外的部分開口的光阻圖案 ,對其實施蝕刻,而形成源極,汲極2 6 8。如此般形成 nch TFT ( A ) ,pch TFT ( B )。 在本實施形態中,藉由上述方法控制非晶質S i薄膜 的結晶面,結晶配向方向而結晶化,可將該結晶薄膜的面 ^1 ϋ ϋ ϋ n ϋ n I n ϋ I I ϋ ϋ ϋ ί l (ϋ · ·1 ϋ i >ϋ an n ϋ I 1 n ϋ ϋ ·ϋ- ϋ ϋ I La ϋ ϋ I ϋ I >1 ϋ ι_1 ϋ 1 I ϋ ϋ I (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) •39- 495804 A7 - _____ B7 經濟部智慧財產局員工消费合作社印製 五、發明說明(37) 方位,結晶配向方向的偏離設成約3度以下。此外,作爲 T F T之等性的載體(carner )移動度,則對於丁 F T領 域2 6 1的膜質敏感,特別是移動度會隨著丁 F T領域 2 6 1中之相鄰之結晶粒間的結晶配向方向偏離而降低。 該移動度的阪低情形,當相鄰之結晶粒的結晶配向方向超 過5度時,則會變得更加顯著,此時,在結晶粒界可以觀 測出明確的缺陷領域。由造成丁 F T之載體移動度降低的 觀點來看,相鄰之結晶化領域間之結晶配向方向的偏離最 好在約5度以下,更好是在約3度以下。如此一來,電子 移動度的降低情形可以在約3 0 %以下。又,結晶配向方 向的偏離,由於在結晶化溫度顯著低時,或單結晶S i基 板1 4與非晶質S i薄膜1 3接觸之接點的間隔長時會變 得更加明顯,因此選擇該些條件,可以得到所希望的 T F T特性。 又,TFT若是根據目的的電子裝置而組入電路,例 如爲液晶顯示裝置時,本實施形態的T F T會成爲顯示部 之各畫素的切換(switching) T F T而被形成爲矩陣狀, 而用於驅動此的驅動電路,則以C Μ 0 S電路作爲基本而 設在顯示領域的外側。具體地說成爲一以移位暫存器,位 準移位器,鎖閂電路,D Α比較器,類比緩衝器等作爲基 本的掃描線驅動電路以及信號線驅動電路。 此外,形成T F T之本實施形態之其他的方法,則是 在使非晶質S i薄膜1 3結晶化之際’事先將多結晶s i 薄膜1 3蝕刻成島狀,而形成τ F Τ領域,將該丁 F 丁領 (請先閲讀背面之注意事項再填寫本頁) ·· ϋ I ϋ^eJ ϋ ϋ I I ϋ >1 n I ·_1 ^1 ^1 ϋ ·1 n ϋ n ϋ ϋ ϋ I n n ϋ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱)· 4〇 - 經濟部智慧財產局員工消费合作社印製 495804 A7 B7 五、發明說明(38) 域2 6 1當作凸部圖案1 5 1,而讓其直接與單結晶S i 基板1 4接觸而進行結晶化。此時,在削減過程數的同時 ,由於藉由熱處理應該結晶化之非晶質S i薄膜1 3的面 積狹窄,因此具有能夠大幅縮短用於結晶化之熱處理過程 的時間的效果。 根據以上所詳述的本發明,可以使在絕緣性基板上所 形成的非晶質S i薄膜單結晶化,更者,在單結晶S i基 板上也容易控制結晶面,結晶配向方向,因此能夠實現任 意的結晶面,結晶配向方向。又,由於本發明可以根據單 純的熱處理過程來實現,因此具有高的生產性,且能夠得 到高性能的T F T,而可以實現可高速動作的驅動電路。 更者,由於在S 1薄膜中的缺陷減少,而能夠大幅地改善 由該些缺陷導致T F 丁之閾値電壓的不均勻性,因此能夠 減低動作電壓,而實現高性能的類比電路,數位•類比比 較器等。因此,不只是內藏了高性能之電路的液晶顯示裝 置,連必須要大面積或長的基板的讀取輸入裝置,印刷裝 置等也能夠實現。 此外,本發明並不限於上述各實施形態,例如基板不 只是玻璃基板,也適用不銹鋼等的金屬基板,或鋁土( alumina )等之陶瓷基板等的絕緣性基板。但是最好是在於 該些基板上覆蓋好S i〇2或S i N等之無機絕緣膜後才形 成非晶質S i薄膜,而防止雜質從基板混入。非晶質S i 薄膜的形成方法也不限定於電漿CVD法,也可以藉由減 壓CVD,常壓CVD等的熱CVD法或電子束蒸鍍,噴 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -41 - (請先閱讀背面之注意事項再填寫本頁) •---- n n IB1 ϋ^OJ· I ϋ ·ϋ ϋ ϋ I I -線 ----^-------------------- 495804 A7
經濟部智慧財產局員工消费合作社印製 五、發明說明(39) 濺法等來形成。 又,非晶質S i薄膜也可以故意添加微量的雜質。此 時,可以控制T F 丁的閾値電壓。又,在作結晶化時的熱 處理,則不限於在N 2環境中,也能夠在惰性氣體環境中或 真空中。但是當使S i薄膜表面露出的部分結晶化時,則 最好儘量地減低在環境中的氧濃度。‘ 又,在上述的各實施形態中,針對單結晶薄膜,非晶 質薄膜,雖然只說明Si ,但是並不限定於Si ,也可以 利用Ge ,Te等的半導體。 至於其他,則在不脫離本發明之要旨的範圍內可作各 種的變形。 (發明的效果) 如上所述,根據本發明,可在絕緣性基板上形成結晶 配向性優越的S i結晶薄膜,而提高利用該s i結晶薄膜 所形成之T F T的移動度,以及控制閾値電壓,而能夠實 現急峻之〇N —〇F F的電流上升特性。 圖面之簡易單說明: 圖1係用於說明本發明之第1實施形態之結晶性半導 體薄膜的形成方法。 圖2係用於說明本發明之第2實施形態之結晶性半導 體薄膜的形成方法。 圖3係用於說明本發明之第3實施形態之結晶性半導 (請先閱讀背面之注意事項再填寫本頁) · 1-· ϋ · f _1 ·1- e^i ϋ I ·ϋ ϋ i-i·· ·ϋ ^1· «ϋ i_^ ϋ- tw l an ϋ I— n l Hi n ϋ 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -42· 495804 A7 — B7 五、發明說明(40) 體薄膜的形成方法。 圖4係用於說明本發明之第3實施形態之結晶性半導 體薄膜的形成方法。 圖5係用於說明本發明之第4實施形態之結晶性半導 體薄膜的形成方法。 圖6係用於說明本發明之第4實施形態之結晶性半導 體薄膜的形成方法。 圖7係用於說明本發明之第4實施形態之結晶性半導 體薄膜的形成方法。 圖8係用於說明本發明之第4實施形態之結晶性半導 體薄膜的形成方法。 圖9係用於說明本發明之第4實施形態之結晶性半導 體薄膜的形成方法。 圖1 0係用於說明本發明之第5實施形態之結晶性半 導體薄膜的形成方法。 圖1 1係用於說明本發明之第5實施形態之結晶性半 導體薄膜的形成方法。 圖1 2係用於說明本發明之第5實施形態之結晶性半 導體薄膜的形成方法。 圖1 3係用於說明本發明之第5實施形態之結晶性半 導體薄膜的形成方法。 圖1 4係用於說明本發明之第5實施形態之結晶性半 導體薄膜的形成方法。 圖1 5係用於說明本發明之第6實施形態之結晶性半 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
ϋ n I .l· I _1 I n emmm ϋ ϋ ϋ ϋ I ϋ 1 ϋ ϋ ϋ- ϋ ϋ n el· ϋ H ϋ ϋ ϋ 1 ϋ I ϋ ϋ I 1_· ϋ I -43 495804 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(41) 導體薄膜的形成方法。 圖1 6係用於說明本發明之第4 一第6實施形態之變 形例相關之結晶性半導體薄膜的形成方法。 圖1 7係用於說明本發明之第7實施形態之結晶性半 導體薄膜的形成方法。 圖1 8係用於說明本發明之第8實施形態之結晶性半 導體薄膜的形成方法。 圖1 9係用於說明本發明之第9實施形態之結晶性半 導體薄膜的形成方法。 圖2 0係用於說明本發明之第9實施形態之結晶性半 導體薄膜的形成方法。 圖2 1係用於說明本發明之第1 〇實施形態之結晶性 半導體薄膜的形成方法。 圖2 2係用於說明本發明之第i 1實施形態之結晶性 半導體薄膜的形成方法。 圖2 3係用於說明本發明之第1 1實施形態之第1變 形例相關之結晶性半導體薄膜的形成方法。 圖2 4係用於說明本發明之第1 1實施形態之第2變 形例相關之結晶性半導體薄膜的形成方法。 圖2 5係用於說明本發明之第1 2實施形態之結晶性 半導體薄膜的形成方法。 » ' 於說明本發明之第1 3實施形態之薄膜電 晶體的形成 圖2 7係用於說明習知之半導體薄膜的形成方法的說 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公蹵) -44- — — — — — —----- (請先閱讀背面之注意事項再填寫本頁) -I n I 1 n H ϋ I I ϋ ϋ ϋ I ϋ ι__1 ϋ I ·1 495804 經濟部智慧財產局員工消费合作社印製 A7 B7____ 五、發明說明(42) 明圖。 圖2 8係用於說明習知之半導體薄膜的形成方法的說 明圖。 圖2 9係用於說明習知之半導體薄膜的形成方法的說 明圖。 符號說明: 11 ......絕緣性基板 12 ......絕緣層 13……非晶質S i薄膜 14……單結晶S i基板 15 ......接觸部 16……結晶化領域 17……非晶質領域 3 1……單結晶S i基板表面 3 2……含有觸媒金屬領域 4 1……非晶質S 1薄膜表面 5 1 ......熱氧化膜 5 2……圖案 7 1 ...... S i圖案 12 1 ......溝 13 1……凸部 15 1……凸部圖案 16 1……線狀圖案 (請先閱讀背面之注意事項再填寫本頁) • 馨 Ιϋβ 線——I——I--------------- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -45- 495804 A7 B7_五、發明說明(43) 17 1 ......基板保持器 17 2 ......加熱器 18 1……基板支撐台 2 0 1……S i薄膜圖案 2 0 2……第2非質薄膜 2 5 1……基板保持器 2 5 2……單結晶Si薄膜 26 1……TFT領域 2 6 2……閘氧化膜 2 6 3 ......閘極 2 6 4 ......源極,汲極領域 2 6 5……LDD領域 2 6 6……S 1〇2膜 2 6 7 .....••接觸孔(contact hole) 2 6 8 ......源極,汲極電極 (請先閱讀背面之注意事項再填寫本頁) ·!- 訂--- 經濟部智慧財產局員工消费合作社印製 2 7 1… …結 晶 領 域 2 7 2… …結 晶 粒界 2 8 1… …絕 緣 性 基板 2 8 2… …絕 緣 膜 2 8 3… •"多^ 晶 矽 Si 薄 膜 2 9 1… …單 結 晶 Si 薄 膜 2 9 2… …絕 緣 薄 膜 2 9 3… …開 □ 部 2 9 4……非晶質S i薄膜 •線 l#!l·--------------- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) -46-

Claims (1)

  1. 495804 A8 B8 C8 D8 六、申請專利範圍 1 · 一種結晶性半導體薄膜之製造方法,其特徵在於 具備有: 在絕緣性基板上形成非晶質半導體薄膜的過程,讓以 與上述非晶質半導體薄膜相同的材料作爲主要成分,而在 表面含有觸媒金屬之單結晶半導體基板的上述表面與上述 非晶質半導體薄膜接觸的過程,以及以較上述非晶質半導 體薄膜之本來的結晶溫度爲低的溫度,針對彼此接觸之上 述單結晶半導體基板與上述非晶質半導體薄膜實施熱處理 ,而使上述非晶質半導體薄膜結晶化的過程。 2 · —種結晶性半導體薄膜之製造方法,其特徵在於 具備有: 在絕緣性基板上形成非晶質半導體薄膜的過程,讓以 與上述非晶質半導體薄膜相同的材料作爲主要成分,而在 表面含有觸媒金屬之單結晶半導體基板的上述表面與上述 非晶質半導體薄膜接觸的過程,以及以較上述非晶質半導 體薄膜之本來的結晶溫度爲低的溫度,針對彼此接觸之上 述單結晶半導體基板與上述非晶質半導體薄膜實施熱處理 ,而在上述非晶質半導體薄膜之一部分形成結晶化領域的 第1熱處理過程,使上述單結晶半導體基板與上述非晶質 半導體薄膜分離的過程,以及以較上述第1熱處理過程爲 高的溫度,針對已經與上述單結晶半導體基板分離的上述 非晶質半導體薄膜實施熱處理,而從上述結晶化領域該結 本紙張尺度逋用中國國家梂準(CNS ) A4規格(210X297公釐)-47 - (請先閲讀背面之注意事項再填寫本頁) 訂 4 經濟部智慧財產局員工消費合作社印製 495804 A8B8C8D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 晶成長的第2熱處理過程。 3 ·如申請專利範圍第1項之結晶性半導體薄膜之製 造方法’上述單結晶半導體基板與上述非晶質半導體薄膜 係以S i作爲主要成分。 4 ·如申請專利範圍第1項之結晶性半導體薄膜之製 造方法,上述觸媒金屬使用Ni ,Co,Au,Pd, P t ,Cu,Fe中之至少一種。 5 ·如申請專利範圍第1項之結晶性半導體薄膜之製 造方法,上述觸媒金屬乃呈週期性地被配置在上述單結晶 半導體基板。 6 ·如申請專利範圍第1項之結晶性半導體薄膜之製 造方法,在上述單結晶半導體基板表面呈週期性地形成突 部’而讓上述突部與上述非晶質半導體薄膜接觸。 7 ·如申請專利範圍第1項之結晶性半導體薄膜之製 造方法,在上述非晶質半導體薄膜表面呈週期性地形成突 部,而讓上述突部與上述單結晶半導體基板接觸。 8 .如申請專利範圍第6或7項之結晶性半導體薄膜 之製造方法,上述非晶質半導體薄膜表面之未與上述單結 晶半導體基板接觸之部分的一部分係被絕緣膜所覆蓋。 9 .如申請專利範圍第1項之結晶性半導體薄膜之製 造方法,在上述熱處理過程中,將上述非晶質半導體薄膜 設定成較上述非晶質半導體薄膜之本來的結晶化溫度爲低 的第1溫度,而將上述單結晶半導體基板設定爲較上述第 1溫度爲高的第2溫度。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公藿) Γ.--Γ -----I I --II—---^ ·1111111 (請先閲讀背面之注意事項再填寫本頁) 495804 A8 B8 C8 D8 六、申請專利範圍 1 0 · —種結晶性半導體薄膜之製造方法,其特徵在 於: (請先閲讀背面之注意事項再填寫本頁) 具備有: 在絕緣性基板上形成非晶質半導體薄膜的過程,以及 一邊讓以與上述非晶質半導體薄膜相同的材料作爲主要成 分’而在具有凸曲面的表面含有觸媒金屬之單結晶半導體 基板的上述表面與上述非晶質半導體薄膜的接點移動,一 邊以較上述非晶質半導體薄膜之本來的結晶化溫度爲低的 溫度進行熱處理,而使上述非晶質半導體薄膜結晶化的熱 處理過程。 1 1 · 一種結晶性半導體薄膜之製造方法,其特徵在 於: 具備有: 經濟部智慧財產局員工消費合作社印製 在絕緣性基板上形成第1非晶質半導體薄膜之過程, 讓以與上述第1非晶質半導體薄膜相同的材料,且在表面 含有觸媒金屬之單結晶半導體基板的上述表面與上述第1 非晶質半導體薄膜接觸的過程,以較第1非晶質半導體薄 膜之本來的結晶溫度爲低的溫度,針對彼此接觸之上述單 結晶半導體基板與上述第1非晶質半導體薄膜進行熱處理 ’而使上述第1非晶質半導體薄膜結晶化的第1熱處理過 程’在已經經過第1熱處理過程的上述第1非晶質半導體 薄膜形成以與此相同的材料作爲主要成分之第2非晶質半 導體薄膜的過程,使上述第2非晶質半導體薄膜結晶化的 第2熱處理過程,雷射光束的照射過程或光能量的照射過 -49- 本紙張尺度適用中國國家揉準(CNS ) A4規格(210X297公釐) 495804 A8 B8 C8 D8 _ 六、申請專利範圍 程。 1 2 ·如申請專利範圍第1 1項之結晶性半導體薄膜 之製造方法,具備有:形成上述第2非晶質半導體薄膜的 過程,以及在使上述第2非晶質半導體薄膜結晶化之過程 之間,在上述第2非晶質半導體薄膜上之一部分或是整面 形成絕緣膜的過程。 1 3 · —種結晶性半導體薄膜之製造方法,其特徵在 於: 具備有: 在絕緣性基板上形成非晶質半導體薄膜的過程,將上 述非晶質半導體薄膜蝕刻形成爲週期性之圖案的過程,讓 以與上述非晶質半導體薄膜相同的材料作爲主要成分,而 在表面含有觸媒金屬之單結晶半導體基板的上述表面與經 蝕刻形成之上述非晶質半導體薄膜接觸的過程,以較上述 非晶質半導體薄膜之本來的結晶化溫度爲低的溫度,針對 彼此接觸之上述單結晶半導體基板與上述非晶質半導體薄 膜進行熱處理之熱處理過程。 14 . 一種薄膜電晶體之製造方法,其特徵在於: 利用由第1項至第1 3項之方法所形成的結晶性半導 體薄膜作爲半導體層,而形成薄膜電晶體。 1 5 . —種結晶性半導體薄膜,其特徵在於: 在薄膜中含有由Ni ,Co,Au,Pd,Pt , C u,F e所構成之群中所選出之至少一種的原子,且在 半導體結晶粒之鄰接的結晶粒間之結晶配向方向的偏差在 本紙張尺度逍用中國國家橾準(CNS) A4規格(210X297公釐)-50. (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 495804 A8 Β8 C8 D8 六、申請專利範圍 5度以下。 1 6 .如申請專利第1 5項之結晶性半導體薄膜 ,上述半導體係利用S ί VP 1 7 · —種薄膜電晶體其特徵在於: 以第1 5項或第1 6項之Ίδ晶性半導體薄膜作爲半導 體層。 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家揉準(CNS ) Α4規格(210X297公釐)· 51 -
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332350A (ja) 2002-05-17 2003-11-21 Hitachi Ltd 薄膜半導体装置
JP2004260145A (ja) * 2003-02-03 2004-09-16 Mitsubishi Electric Corp 結晶膜の製造方法
KR100618614B1 (ko) * 2003-09-02 2006-09-08 진 장 플렉서블 금속 기판 상의 실리콘 박막 형성 방법
JP4734944B2 (ja) * 2005-02-02 2011-07-27 セイコーエプソン株式会社 薄膜半導体装置の製造方法
JP2008004666A (ja) * 2006-06-21 2008-01-10 Ftl:Kk 3次元半導体デバイスの製造方法
JP2010238996A (ja) * 2009-03-31 2010-10-21 Sanyo Electric Co Ltd 半導体モジュールの製造方法
JP7120833B2 (ja) 2018-07-10 2022-08-17 Jswアクティナシステム株式会社 レーザ処理装置
KR102538146B1 (ko) * 2021-09-07 2023-05-30 (주)알엔알랩 에피택셜 반도체층의 형성 방법 및 이를 적용한 반도체 소자의 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0513327A (ja) * 1991-07-08 1993-01-22 Hitachi Ltd 単結晶シリコン膜の形成方法
JPH06244103A (ja) * 1993-02-15 1994-09-02 Semiconductor Energy Lab Co Ltd 半導体の製造方法
JP3431033B2 (ja) * 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
JP3442500B2 (ja) * 1994-08-31 2003-09-02 株式会社半導体エネルギー研究所 半導体回路の作製方法
JP3138169B2 (ja) * 1995-03-13 2001-02-26 シャープ株式会社 半導体装置の製造方法
US6307214B1 (en) * 1997-06-06 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor thin film and semiconductor device
JPH118196A (ja) 1997-06-13 1999-01-12 Semiconductor Energy Lab Co Ltd 半導体薄膜および半導体装置
JP3830623B2 (ja) * 1997-07-14 2006-10-04 株式会社半導体エネルギー研究所 結晶性半導体膜の作製方法
JP3642546B2 (ja) 1997-08-12 2005-04-27 株式会社東芝 多結晶半導体薄膜の製造方法
WO1999030370A1 (fr) * 1997-12-09 1999-06-17 Seiko Epson Corporation Dispositif a semi-conducteur et procede de fabrication, dispositif electro-optique et procede de fabrication, et appareil electronique y ayant recours

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