KR102538146B1 - 에피택셜 반도체층의 형성 방법 및 이를 적용한 반도체 소자의 제조 방법 - Google Patents

에피택셜 반도체층의 형성 방법 및 이를 적용한 반도체 소자의 제조 방법 Download PDF

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Abstract

에피택셜 반도체층의 형성 방법 및 이를 적용한 반도체 소자의 제조 방법에 관해 개시되어 있다. 개시된 에피택셜 반도체층의 형성 방법은 단결정 구조를 갖는 결정화 베이스 부재를 마련하는 단계, 상기 결정화 베이스 부재에 접촉된 것으로 비정질 구조 및 다결정 구조 중 어느 하나의 구조를 갖는 반도체층을 형성하는 단계, 상기 반도체층 상에 레이저에 의해 가열 가능한 히팅층을 형성하는 단계, 상기 히팅층에 레이저를 조사하여 상기 히팅층을 가열함으로써 상기 반도체층을 용융시키는 단계 및 상기 용융된 반도체층을 냉각하여 상기 결정화 베이스 부재의 상기 단결정 구조에 따라 상기 반도체층을 단결정화함으로써 상기 반도체층으로부터 단결정화된 에피택셜 반도체층을 형성하는 단계를 포함할 수 있다.

Description

에피택셜 반도체층의 형성 방법 및 이를 적용한 반도체 소자의 제조 방법{Method of forming epitaxial semiconductor layer and method of manufacturing semiconductor device using the same}
본 발명은 반도체 물질층의 형성 방법 및 이를 적용한 소자의 제조 방법에 관한 것으로, 더욱 상세하게는, 에피택셜 반도체층의 형성 방법 및 이를 적용한 반도체 소자의 제조 방법에 관한 것이다.
정보통신 기술의 발전과 스마트폰, 디지털 카메라, 및 태블릿 PC와 같은 휴대용 디지털 응용 기기들의 수요가 증가함에 따라, 반도체 시장은 급속도로 팽창하고 있다. 반도체 기술은 지난 수십년 동안 집적회로의 스케일링 다운을 통하여 반도체 시장에서 성장 구동력을 확보하여 왔다. 그러나, 스케일링 다운을 통해 고밀도화 또는 고용량화하는 기술만으로는 기술 경쟁력을 확보하기가 점차 어려워지고 있다. 이에 최근에는 소자 형상의 입체화 또는 고성능 구현을 위한 물질 개발과 새로운 제조 방법의 개발을 통해 소자의 집적도를 향상시키면서도 성능을 최적화하고자 하는 연구가 이루어지고 있다.
반도체 소자의 제조에는 다양한 반도체 물질이 적용되며, 그 물질의 구성 및 결정 구조에 따라, 소자의 성능이나 특성이 크게 달라질 수 있다. 또한, 어느 하나의 물질층과 이와 접한 다른 물질층 사이의 정합 관계나 접합 특성에 따라서도 소자의 특성이 큰 영향을 받을 수 있다. 특히, 단결정 구조를 갖는 반도체 물질 및 이에 의해 형성되는 접합 계면의 개선은 우수한 성능 확보에 유리할 수 있다. 그러나 단결정 반도체를 성장시키는 기존의 방법으로는 특정 조건에서의 고온 기상 증착(vapor deposition)이나 진공 상태에서 분자빔(molecular beam)을 이용하는 방법이 있는데, 이들은 하지층에 열적 부담이 있는 고온 프로세스를 요구하거나 진공 공정을 요구하는 제약을 가지고 있다.
따라서, 다양한 조건 및 환경에서 우수한 특성을 갖는 단결정 구조의 물질막을 용이하게 형성할 수 있는 제조 기술은 바람직하다. 특히, 이러한 제조 기술은 소자 성능 개선 및 제조의 경제성 개선 등에 유리할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 기판부를 고온으로 가열하거나 진공 상태를 이용하지 않으면서도 다양한 조건 및 상황에서 우수한 특성을 갖는 단결정 구조의 반도체층을 용이하게 형성할 수 있는 에피택셜(epitaxial) 반도체층의 형성 방법을 제공하는데 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 상기한 에피택셜 반도체층의 형성 방법을 적용하여 우수한 성능을 갖는 반도체 소자를 제조하는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따르면, 단결정 구조를 갖는 결정화 베이스 부재를 마련하는 단계; 상기 결정화 베이스 부재에 접촉된 것으로, 비정질 구조 및 다결정 구조 중 어느 하나의 구조를 갖는 반도체층을 형성하는 단계; 상기 반도체층 상에 레이저에 의해 가열 가능한 히팅층을 형성하는 단계; 상기 히팅층에 레이저를 조사하여 상기 히팅층을 가열함으로써 상기 반도체층을 용융시키는 단계; 및 상기 용융된 반도체층을 냉각하여 상기 결정화 베이스 부재의 상기 단결정 구조에 따라 상기 반도체층을 단결정화함으로써 상기 반도체층으로부터 단결정화된 에피택셜 반도체층을 형성하는 단계를 포함하는 에피택셜 반도체층의 형성 방법이 제공된다.
상기 결정화 베이스 부재는 단결정 실리콘, 단결정 실리콘 게르마늄 및 단결정 게르마늄 중 어느 하나를 포함할 수 있다.
상기 반도체층은 실리콘, 실리콘 게르마늄, 게르마늄, 실리콘 탄화물, GaAs, InGaAs, InAs 및 InSb 중 어느 하나를 포함할 수 있다.
상기 히팅층은 금속 및 금속 화합물 중 적어도 어느 하나를 포함할 수 있다.
상기 히팅층은 TiN, Ti, TiSi, Ta, TaN, Co, CoSi, Ni, NiSi, Ru, W, WSi, Cu, Re, Mo, Nb 및 Cr 중 적어도 어느 하나를 포함할 수 있다.
상기 히팅층은 약 30 Å 내지 4,0000 Å의 두께를 가질 수 있다.
상기 히팅층에 조사되는 상기 레이저는 0.02 ㎛ 내지 11 ㎛의 파장을 가질 수 있다.
상기 반도체층을 용융시키는 단계에서 상기 레이저의 조사 시간은 수 ㎰ 내지 수십 ㎲ 정도일 수 있다.
상기 히팅층 상에 패시베이션층을 형성하는 단계를 더 포함할 수 있다.
상기 레이저는 상기 패시베이션층을 통해서 상기 히팅층에 조사될 수 있다.
상기 패시베이션층은 무기물을 포함하는 절연층일 수 있다.
상기 결정화 베이스 부재는 기판 부재일 수 있고, 상기 결정화 베이스 부재 상에 상기 결정화 베이스 부재의 일부를 노출시키는 적어도 하나의 개구부를 갖는 마스크층이 형성될 수 있으며, 상기 반도체층은 상기 개구부에 의해 노출된 상기 결정화 베이스 부재 상에 상기 개구부를 충진하도록 형성될 수 있다.
상기 반도체층은 상기 마스크층과 동일한 두께로 형성되거나, 상기 반도체층은 상기 마스크층의 상면을 덮도록 상기 마스크층 보다 큰 두께로 형성될 수 있다.
상기 결정화 베이스 부재는 하지층 상에 배치될 수 있고, 상기 결정화 베이스 부재는 상기 하지층의 일부를 노출시키는 적어도 하나의 개구부를 갖는 패턴층 구조를 갖도록 형성될 수 있으며, 상기 반도체층은 상기 개구부에 의해 노출된 상기 하지층 상에 상기 개구부를 충진하도록 형성될 수 있다.
상기 반도체층은 상기 결정화 베이스 부재와 동일한 두께로 형성되거나, 상기 반도체층은 상기 결정화 베이스 부재의 상면을 덮도록 상기 결정화 베이스 부재 보다 큰 두께로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 전술한 방법을 이용해서 에피택셜 반도체층을 형성하는 단계; 및 상기 에피택셜 반도체층을 구비하는 반도체 소자를 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
본 발명의 다른 실시예에 따르면, 반도체 소자의 제조 방법에 있어서, 단결정 구조를 갖는 결정화 베이스 부재를 마련하는 단계; 상기 결정화 베이스 부재 상에 상기 결정화 베이스 부재의 일부를 노출시키는 적어도 하나의 개구부를 갖는 마스크층을 형성하는 단계; 상기 개구부에 의해 노출된 상기 결정화 베이스 부재 상에 상기 개구부를 충진하는 것으로, 비정질 구조 및 다결정 구조 중 어느 하나의 구조를 갖는 반도체층을 형성하는 단계; 상기 반도체층 상에 레이저에 의해 가열 가능한 히팅층을 형성하는 단계; 상기 히팅층에 레이저를 조사하여 상기 히팅층을 가열함으로써 상기 반도체층을 용융시키는 단계; 상기 용융된 반도체층을 냉각하여 상기 결정화 베이스 부재의 상기 단결정 구조에 따라 상기 반도체층을 단결정화함으로써 상기 반도체층으로부터 단결정화된 에피택셜 반도체층을 형성하는 단계; 및 상기 에피택셜 반도체층을 구비하는 반도체 소자를 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
상기 반도체층은 상기 마스크층과 동일한 두께로 형성되거나, 상기 반도체층은 상기 마스크층의 상면을 덮도록 상기 마스크층 보다 큰 두께로 형성될 수 있다.
상기 결정화 베이스 부재는 단결정 실리콘, 단결정 실리콘 게르마늄 및 단결정 게르마늄 중 어느 하나를 포함할 수 있다.
상기 반도체층은 실리콘, 실리콘 게르마늄, 게르마늄, 실리콘 탄화물, GaAs, InGaAs, InAs 및 InSb 중 어느 하나를 포함할 수 있다.
상기 히팅층은 금속 및 금속 화합물 중 적어도 어느 하나를 포함할 수 있다.
상기 반도체 소자는 상기 에피택셜 반도체층을 액티브층으로 포함하는 트랜지스터를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 반도체 소자의 제조 방법에 있어서, 하지층 상에 단결정 구조를 갖는 결정화 베이스 부재가 형성된 기판 구조물을 마련하되, 상기 결정화 베이스 부재는 상기 하지층의 일부를 노출시키는 적어도 하나의 개구부를 갖는 패턴층 구조로 형성된 상기 기판 구조물을 마련하는 단계; 상기 개구부에 의해 노출된 상기 하지층 상에 상기 개구부를 충진하는 것으로, 비정질 구조 및 다결정 구조 중 어느 하나의 구조를 갖는 반도체층을 형성하는 단계; 상기 반도체층 상에 레이저에 의해 가열 가능한 히팅층을 형성하는 단계; 상기 히팅층에 레이저를 조사하여 상기 히팅층을 가열함으로써 상기 반도체층을 용융시키는 단계; 상기 용융된 반도체층을 냉각하여 상기 결정화 베이스 부재의 상기 단결정 구조에 따라 상기 반도체층을 단결정화함으로써 상기 반도체층으로부터 단결정화된 에피택셜 반도체층을 형성하는 단계; 및 상기 에피택셜 반도체층을 구비하는 반도체 소자를 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
상기 반도체층은 상기 결정화 베이스 부재와 동일한 두께로 형성되거나, 상기 반도체층은 상기 결정화 베이스 부재의 상면을 덮도록 상기 결정화 베이스 부재 보다 큰 두께로 형성될 수 있다.
상기 결정화 베이스 부재는 단결정 실리콘, 단결정 실리콘 게르마늄 및 단결정 게르마늄 중 어느 하나를 포함할 수 있다.
상기 반도체층은 실리콘, 실리콘 게르마늄, 게르마늄, 실리콘 탄화물, GaAs, InGaAs, InAs 및 InSb 중 어느 하나를 포함할 수 있다.
상기 히팅층은 금속 및 금속 화합물 중 적어도 어느 하나를 포함할 수 있다.
상기 반도체 소자는 상기 에피택셜 반도체층을 액티브층으로 포함하는 트랜지스터를 포함할 수 있다.
본 발명의 실시예들에 따르면, 기판부를 고온으로 가열하거나 진공 상태를 이용하지 않으면서도 다양한 조건 및 상황에서 우수한 특성을 갖는 단결정 구조의 반도체층을 용이하게 형성할 수 있는 에피택셜 반도체층의 형성 방법을 구현할 수 있다. 특히, 레이저를 이용한 간접 가열 방식에 따른 반도체층의 용융 및 온도 프로파일(profile)을 이용함으로써, 기상 증착과는 전혀 다른 방식으로 보다 용이하게 에피택셜 반도체층을 형성할 수 있다.
실시예들에 따른 에피택셜 반도체층의 형성 방법을 적용하면, 우수한 성능을 갖는 반도체 소자를 용이하게 제조할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 에피택셜 반도체층의 형성 방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 에피택셜 반도체층의 형성 방법을 설명하기 위한 단면도이다.
도 3은 본 발명의 실시예에 따른 에피택셜 반도체층의 형성 공정에서 레이저 조사시 시료 표면의 온도를 측정한 결과를 보여주는 그래프이다.
도 4는 비교예에 따른 공정에서 레이저 조사시 시료 표면의 온도를 측정한 결과를 보여주는 그래프이다.
도 5는 본 발명의 실시예에 따른 에피택셜 반도체층의 형성 공정에서 레이저 조사에 의한 가열 및 냉각시 시료의 온도 프로파일을 평가한 결과를 예시적으로 보여주는 그래프이다.
도 6은 비교예에 따른 공정에서 레이저 조사에 의한 가열 및 냉각시 시료의 온도 프로파일을 평가한 결과를 예시적으로 보여주는 그래프이다.
도 7은 본 발명의 실시예에 따른 에피택셜 반도체층의 형성 공정에서 레이저 조사 후 냉각시 시료 표면의 온도 변화를 측졍한 결과를 예시적으로 보여주는 그래프이다.
도 8은 본 발명의 실시예에 따른 에피택셜 반도체층의 형성 방법에 사용된 시료(샘플)들의 단면 구조를 보여주는 TEM(transmission electron microscopy) 이미지이다.
도 9는 본 발명의 실시예에 따른 에피택셜 반도체층의 형성 방법에 사용된 시료(샘플)들에서 반도체층의 미세구조를 보여주는 TEM 이미지이다.
도 10은 본 발명의 실시예에 따른 에피택셜 반도체층의 형성 방법에 사용된 시료(샘플)들에서 반도체층의 TEM 이미지로부터 얻어진 FFT(fast Fourier transform) 분석 결과를 보여주는 도면이다.
도 11a 내지 도 11f는 본 발명의 일 실시예에 따른 에피택셜 반도체층의 형성 방법을 적용한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 12a 내지 도 12d는 본 발명의 다른 실시예에 따른 에피택셜 반도체층의 형성 방법을 적용한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 13a 내지 도 13f는 본 발명의 다른 실시예에 따른 에피택셜 반도체층의 형성 방법을 적용한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 14a 내지 도 14d는 본 발명의 다른 실시예에 따른 에피택셜 반도체층의 형성 방법을 적용한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 15는 본 발명의 다른 실시예에 따른 에피택셜 반도체층의 형성 방법을 적용한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
이하에서 설명할 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 명확하게 설명하기 위하여 제공되는 것이고, 본 발명의 범위가 하기 실시예에 의해 한정되는 것은 아니며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용되는 단수 형태의 용어는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이라는 용어는 언급한 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 단계, 숫자, 동작, 부재, 요소 및/또는 이들 그룹의 존재 또는 부가를 배제하는 것이 아니다. 또한, 본 명세서에서 사용된 "연결"이라는 용어는 어떤 부재들이 직접적으로 연결된 것을 의미할 뿐만 아니라, 부재들 사이에 다른 부재가 더 개재되어 간접적으로 연결된 것까지 포함하는 개념이다.
아울러, 본원 명세서에서 어떤 부재가 다른 부재 "상에" 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다. 본 명세서에서 사용된 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본원 명세서에서 사용되는 "약", "실질적으로" 등의 정도의 용어는 고유한 제조 및 물질 허용 오차를 감안하여, 그 수치나 정도의 범주 또는 이에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 제공된 정확하거나 절대적인 수치가 언급된 개시 내용을 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 첨부된 도면에 도시된 영역이나 파트들의 사이즈나 두께는 명세서의 명확성 및 설명의 편의성을 위해 다소 과장되어 있을 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 에피택셜 반도체층의 형성 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 단결정 구조를 갖는 결정화 베이스 부재(crystallization base member)(10)를 마련할 수 있다. 결정화 베이스 부재(10)는 '결정화 씨드(seed) 부재'라고 지칭할 수도 있다. 결정화 베이스 부재(10)는 단결정 실리콘(Si), 단결정 실리콘 게르마늄(SiGe) 및 단결정 게르마늄(Ge) 중 어느 하나를 포함할 수 있다. 결정화 베이스 부재(10)는 단결정 기판이거나 소정 기판의 표면에 형성된 단결정 층이나 단결정 표면을 갖는 입체적 형상의 구조체일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 도 1a에서는 구조체의 일부인 평탄한 표면을 갖는 단결정 구조의 결정화 베이스 부재(10)가 예시되어 있다.
다음, 결정화 베이스 부재(10)에 접촉된 것으로, 비정질 구조 및 다결정 구조 중 어느 하나의 구조를 갖는 반도체층(20)을 형성할 수 있다. 반도체층(20)은, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 게르마늄(Ge), 실리콘 탄화물(SiC)과 같은 Ⅳ족 기반의 반도체를 포함하거나, GaAs, InGaAs, InAs, InSb와 같은 Ⅱ-Ⅵ족 또는 Ⅲ-Ⅴ족 반도체를 포함할 수 있다. 반도체층(20)의 두께는, 예를 들어, 10 Å 내지 2,000 Å 정도일 수 있지만, 본원의 실시예는 이에 한정되지 아니한다.
반도체층(20) 상에 레이저에 의해 가열 가능한 히팅층(30)을 형성할 수 있다. 히팅층(30)은 금속 및 금속 화합물 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 히팅층(30)은 TiN, Ti, TiSi, Ta, TaN, Co, CoSi, Ni, NiSi, Ru, W, WSi, Cu, Re, Mo, Nb 및 Cr 중 적어도 어느 하나를 포함할 수 있다. 히팅층(30)은 약 30 Å 내지 4,000 Å의 두께를 갖는 것이 그 기능을 향상시키는데 바람직할 수 있지만, 본 실시예는 이에 한정되지 아니하고, 경우에 따라 히팅층(30)의 적정 두께는 변화될 수 있다. 히팅층(30)은 레이저에 대한 높은 흡수율을 가질 수 있고 레이저를 흡수하여 반도체층(20)을 가열하고 용융시키는 역할을 할 수 있으며, 아울러서, 반도체층(20)으로 전달되거나 가열된 반도체층(20)으로부터 발산하는 열을 반도체층(20) 쪽으로 가둬주는 캡핑층(capping)의 역할을 할 수 있다. 이와 관련해서, 히팅층(30)은 '레이저 흡수층(고흡수층)' 또는 '열적 캡핑층(thermal capping layer)' 또는 '열전달층'이라고 지칭할 수 있다.
히팅층(30)은 후속하는 레이저 조사에 의한 가열 공정에서 반도체층(20)의 표면이 변형되거나 반도체층(20)의 표면에 돌출부(protrusion)가 발생되는 것과 같은 부작용을 억제하는 역할을 할 수 있다. 히팅층(30)은 반도체층(20) 보다 높은 융점(녹는점)을 가질 수 있어, 반도체층(20)이 후속 공정에서 용융되더라도, 히팅층(30)은 용융되지 않고 그 구조(층 구조)를 유지할 수 있다.
부가적으로, 히팅층(30) 상에 패시베이션층(passivation layer)(40)을 더 형성할 수 있다. 패시베이션층(40)은 무기물을 포함하는 절연층이거나 무기물 기반의 절연층일 수 있다. 예를 들어, 패시베이션층(40)은 실리콘 산화물(SiO2), 실리콘 질화물(SixNy) 및 실리콘 질산화물(SiON) 중 적어도 어느 하나를 포함할 수 있다. 패시베이션층(40)은, 예를 들어, 약 10 Å 내지 500 Å 정도의 두께를 가질 수 있다. 패시베이션층(40)은 히팅층(30)을 보호하면서 레이저 조사시 히팅층(30)의 표면이 열응력에 의해 생성되는 힐락(hilllock) 또는 핀홀(pinhole)과 같은 변형을 방지하는 역할을 할 수 있다. 그러나, 패시베이션층(40)의 형성은 선택적인(optional) 것이고 그 형성이 생략될 수도 있다.
도 1b를 참조하면, 히팅층(30)에 레이저(L1)를 조사하여 히팅층(30)을 가열함으로써 상기 반도체층(20)을 용융시킬 수 있다. 예를 들어, 상기 반도체층(20)의 온도가 약 1,000 ℃ ∼ 1,600 ℃ 정도까지 올라가면서 상기 반도체층(20)이 용융될 수 있다. 참조번호 20a는 '용융된 반도체층'을 나타낸다. 패시베이션층(40)이 형성된 경우, 레이저(L1)는 패시베이션층(40)을 통과하여 히팅층(30)에 조사될 수 있다. 히팅층(30)에 조사되는 레이저(L1) 강도는 피처리체의 종류에 따른 레이저 흡수율이나 공정 조건을 고려하여 결정될 수 있다.
히팅층(30)에 조사되는 레이저(L1)는 약 0.02 ㎛ 내지 11 ㎛ 정도의 파장을 가질 수 있다. 이러한 조건들 중 적어도 하나를 만족할 때, 레이저(L1)를 이용해서 히팅층(30)을 보다 용이하게 가열할 수 있고, 히팅층(30)을 가열함으로써, 그와 접한 상기 반도체층(20)을 보다 용이하게 용융시킬 수 있다. 한편, 상기 반도체층(20)을 용융시키는 단계에서 레이저(L1)의 조사 시간은 수 ps 내지 수십 ㎲ 정도일 수 있다. 그러나, 상기 조사 시간의 범위는 예시적인 것이고, 경우에 따라, 달라질 수 있다.
본 발명의 실시예에서는 레이저(L1) 조사에 의해 히팅층(30)을 가열하고, 히팅층(30)의 가열에 의해 상기 반도체층(20)을 용융시키기 때문에, 상기 반도체층(20)의 용융시 결정화 베이스 부재(10)는 용융되지 않을 수 있다. 따라서, 고온의 가열 공정 없이, 결정화 베이스 부재(10)의 단결정 구조를 유지한 상태에서 상기 반도체층(20)에 대한 결정화 공정을 수행할 수 있다. 상기 레이저(L1)를 이용한 가열 방식에 따른 상기 반도체층(20)의 용융시, 조사되는 레이저(L1)의 강도 제어를 통해서, 결정화 베이스 부재(10)로부터 히팅층(30)까지 두께 방향으로 적절한 온도 프로파일(profile)이 적용될 수 있다. 예를 들어, 상기 반도체층(20)의 용융시, 반도체층(20) 상부의 온도가 상대적으로 높을 수 있고, 반도체층(20) 하부의 온도가 상대적으로 낮을 수 있다. 다시 말해, 용융된 반도체층(20a)의 상부의 온도는 그 하부의 온도 보다 상대적으로 높을 수 있다. 또한, 히팅층(30)의 온도는 반도체층(20a)의 온도 보다 높을 수 있다. 결정화 베이스 부재(10)의 온도는 반도체층(20a)의 온도 보다 낮을 수 있다.
도 1c 및 도 1d를 참조하면, 용융된 반도체층(20a)을 냉각하여 결정화 베이스 부재(10)의 상기 단결정 구조에 따라 반도체층(20a)을 단결정함으로써 반도체층(20a)으로부터 단결정화된 에피택셜 반도체층(epitaxial semiconductor layer)(20b)을 형성할 수 있다. 용융된 반도체층(20a)이 냉각되면서 결정화가 진행될 수 있고, 이때, 결정화 베이스 부재(10)의 상기 단결정 구조에 따라 결정화될 수 있다. 그 결과, 단결정 구조를 갖는 에피택셜 반도체층(20b)이 형성될 수 있다. 만약, 결정화 베이스 부재(10)가 단결정 실리콘이고 상기 반도체층(20)이 비정질 실리콘인 경우, 에피택셜 반도체층(20b)은 단결정 실리콘일 수 있고, 결정화 베이스 부재(10)와 에피택셜 반도체층(20b) 사이에 경계(boundary)가 존재하지 않을 수 있다. 이러한 본 발명의 실시예에 따른 에피택셜 반도체층(20b)의 형성 방법은 이른바 LPE(liquid phase epitaxial) 성장 방법이라고 할 수 있다. 이러한 LPE 성장 방법에는 레이저(도 1b의 L1) 조사 및 적절한 온도 제어가 적용될 수 있다.
부가적으로, 도 1c의 냉각 공정은, 레이저(도 1b의 L1) 조사 후, 상온이나 그와 유사한 온도 조건에서의 자연 냉각 공정일 수 있지만, 경우에 따라서는, 시료(즉, 도 1c의 구조체) 주변의 온도를 제어함으로써, 냉각 공정을 인위적으로 제어할 수도 있다.
도 2는 본 발명의 다른 실시예에 따른 에피택셜 반도체층의 형성 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시예에서는 도 1a의 패시베이션층(40) 없이 레이저(L1) 조사 공정을 수행할 수 있다. 결정화 베이스 부재(10)에 접촉된 반도체층(20)을 형성하고, 반도체층(20)에 접촉된 히팅층(30)을 형성한 후, 패시베이션층(도 1a의 40)이 없는 상태에서, 히팅층(30)에 레이저(L1)를 조사하여, 반도체층(20)에 대한 용융 및 결정화 공정을 수행할 수 있다. 그에 따라, 전술한 것과 같이, 결정화 베이스 부재(10)의 결정성을 따라 반도체층(20)으로부터 단결정화된 에피택셜 반도체층을 형성할 수 있다.
도 3은 본 발명의 실시예에 따른 에피택셜 반도체층의 형성 공정에서 레이저 조사시 시료 표면의 온도를 측정한 결과를 보여주는 그래프이다. 본 실시예에 따른 시료는 결정화 베이스 부재, 반도체층 및 히팅층을 구비하고, 여기서, 상기 히팅층으로는 TiN 물질층(두께 : 500Å)을 사용하였다. 상기 결정화 베이스 부재는 단결정 실리콘이었고, 상기 반도체층은 비정질 실리콘(두께 : 2000Å)이었다. 레이저를 상기 히팅층 쪽으로 조사하면서, 시간 경과에 따른 히팅층 표면의 온도 변화를 측정하였다.
도 4는 비교예에 따른 공정에서 레이저 조사시 시료 표면의 온도를 측정한 결과를 보여주는 그래프이다. 상기 비교예에 따른 시료는 결정화 베이스 부재 및 반도체층을 구비하고, 실시예에서와 같은 히팅층(즉, TiN 물질층)을 포함하지 아니한다. 상기 결정화 베이스 부재는 단결정 실리콘이었고, 상기 반도체층은 비정질 실리콘(두께는 약 2000 Å임)이었다. 레이저를 상기 반도체층 쪽으로 조사하면서, 시간 경과에 따른 반도체층 표면의 온도 변화를 측정하였다.
도 3 및 도 4의 결과를 비교하면, 상기 히팅층(즉, TiN 물질층)을 적용한 실시예에 따른 시료(도 3에 대응)가 상기 히팅층을 적용하지 않은 비교예에 따른 시료(도 4에 대응) 보다 약 120 ℃ 정도 높은 1342.4 ℃(최고온도)를 나타냈다. 또한, 최고 온도까지의 승온 시간도 실시예에 따른 시료(도 3에 대응)가 비교예에 따른 시료(도 4에 대응) 보다 20% 이상 단축된 것을 확인할 수 있다. 이러한 결과를 통해서, 상기한 히팅층을 사용할 경우, 입사된 레이저가 갖는 광 에너지의 열에너지로의 변환에 의한 가열이 용이하게 이루어지고 열적 캡핑(thermal capping) 특성이 향상될 수 있음을 알 수 있다. 따라서, 히팅층을 사용할 경우, 본 발명의 실시예에 따른 에피택셜 반도체층의 형성이 용이하게 이루어질 수 있다.
도 5는 본 발명의 실시예에 따른 에피택셜 반도체층의 형성 공정에서 레이저 조사에 의한 가열 및 냉각시 시료의 온도 프로파일을 평가한 결과를 예시적으로 보여주는 그래프이다. 본 실시예에 따른 시료는 결정화 베이스 부재(10), 반도체층(20) 및 히팅층(30)을 구비하고, 여기서, 히팅층(30)으로는 TiN 물질층을 사용하였다. 결정화 베이스 부재(10)는 단결정 실리콘이었고, 반도체층(20)은 비정질 실리콘이었다. 레이저를 히팅층(30) 쪽으로 조사하여 시료를 가열하면서 온도 프로파일을 평가하고, 가열 후 냉각하면서 온도 프로파일을 평가하였다.
도 5를 참조하면, 가열 단계에서 히팅층(30)의 온도가 가장 높은 것을 확인할 수 있다. 반도체층(20)의 온도(평균 온도)는 히팅층(30)의 온도 보다 낮고, 결정화 베이스 부재(10)의 온도(평균 온도)는 반도체층(20)의 온도(평균 온도) 보다 낮았다. 또한, 반도체층(20)의 상부의 온도는 반도체층(20)의 하부의 온도 보다 높게 나타났다. 따라서, 반도체층(20)의 상부로부터 하부로 용융이 진행될 수 있다. 한편, 냉각 단계에서는 히팅층(30)의 표면부에서는 라디에이션 쿨링(radiation cooling)이 이루어질 수 있고, 결정화 베이스 부재(10) 쪽에서는 컨덕션 쿨링(conduction cooling)이 이루어질 수 있다. 히팅층(30)과 반도체층(20a) 사이의 계면부에서 온도 저하가 비교적 느리게 이루어질 수 있다.
도 6은 비교예에 따른 공정에서 레이저 조사에 의한 가열 및 냉각시 시료의 온도 프로파일을 평가한 결과를 예시적으로 보여주는 그래프이다. 상기 비교예에 따른 시료는 결정화 베이스 부재(10) 및 반도체층(20)을 구비하고, 실시예에서와 같은 히팅층(즉, TiN 물질층)을 포함하지 아니한다. 결정화 베이스 부재(10)는 단결정 실리콘이었고, 반도체층(20)은 비정질 실리콘이었다. 레이저를 반도체층(20) 쪽으로 조사하여 시료를 가열하면서 온도 프로파일을 평가하고, 가열 후 냉각하면서 온도 프로파일을 평가하였다.
도 6을 참조하면, 히팅층을 사용하지 않는 비교예에 따른 시료에서는 가열 및 냉각시 온도 프로파일이 도 5를 참조하여 설명한 실시예에 따른 시료에서의 온도 프로파일과 확연히 다른 양상을 나타내는 것을 확인할 수 있다. 따라서, 히팅층을 사용할 경우, 에피택셜 반도체층의 형성이 용이하게 이루어질 수 있다.
도 7은 본 발명의 실시예에 따른 에피택셜 반도체층의 형성 공정에서 레이저 조사 후 냉각시 시료 표면의 온도 변화를 측졍한 결과를 예시적으로 보여주는 그래프이다. 본 실시예에 따른 시료는 결정화 베이스 부재, 반도체층 및 히팅층을 구비하고, 여기서, 상기 히팅층으로는 TiN 물질층(두께 : 500Å)을 사용하였다. 상기 결정화 베이스 부재는 단결정 실리콘이었고, 상기 반도체층은 비정질 실리콘이었다. 레이저를 히팅층 쪽으로 조사하여 시료를 가열한 다음, 레이저 오프(off) 후, 시간 경과에 따른 시료 표면의 온도 변화를 측졍하였다.
도 7을 참조하면, 레이저 오프(off) 후, 시간 경과에 따라 시료 표면의 온도가 비교적 완만하게 감소하는 것을 확인할 수 있다. 따라서, 용융된 반도체층은, 예컨대, 그 하부로부터 서서히 냉각되면서 결정화(단결정화)될 수 있다.
아래의 표 1은 히팅층의 적용 여부, 히팅층의 두께에 따른 에피택셜 반도체층의 형성 여부(즉, 에피택시 공정의 성공 여부)를 확인한 결과를 정리한 것이다. 히팅층으로 TiN을 사용한 경우와 히팅층을 사용하지 않은 경우(즉, No TiN)에 대해 평가하였고, 히팅층(즉, TiN층)의 두께가 100Å인 경우와 500Å인 경우에 대해 평가하였으며, 레이저의 파워는 60W, 120W, 250W인 경우에 대해 평가하였다. 레이저의 파워를 포함한 공정 조건은 예시적일 분 본 발명의 실시예가 이에 한정되는 것은 아니다. 레이저의 파워는 피처리체의 온도에 따라서도 달라질 수도 있다.
Figure 112021118014293-pat00001
표 1을 참조하면, Epitaxy라고 기재된 부분이 에피택셜 반도체층이 형성된 경우를 나타내고, 빈칸은 에피택셜 반도체층이 형성되지 않은 경우를 나타낸다. 레이저의 파워가 너무 낮은 경우에는, 히팅층의 적용 여부와 상관없이 에피택셜 반도체층이 형성되지 않을 수 있다. 히팅층을 사용하지 않은 경우(즉, No TiN), 레이저의 파워를 높여주더라도, 평가된 소정의 파워 범위 내에서는 에피택셜 반도체층이 형성되지 않는 것을 알 수 있다. 히팅층(즉, TiN층)의 두께가 상대적으로 두꺼운 경우, 히팅층(즉, TiN층)의 두께가 상대적으로 얇은 경우와 비교하여, 보다 낮은 레이저 파워에서 용이하게 에피택셜 반도체층이 형성될 수 있음을 알 수 있다. 이는 소정의 범위 내에서 히팅층의 두께가 두꺼울수록 레이저 흡수에 의한 가열이 용이하고 아울러 냉각 온도 프로파일 조절도 용이하기 때문일 수 있다. 따라서, 적절한 두께의 히팅층을 사용할 경우, 보다 용이하게 실시예에 따른 에피택셜 반도체층을 형성할 수 있다.
도 8은 본 발명의 실시예에 따른 에피택셜 반도체층의 형성 방법에 사용된 시료(샘플)들의 단면 구조를 보여주는 TEM(transmission electron microscopy) 이미지이다. 상기 시료들은 결정화 베이스 부재 상에 반도체층과 히팅층이 차례로 형성된 구조를 갖는다. 여기서, 상기 결정화 베이스 부재는 단결정 실리콘(Sub-Si)이고, 상기 반도체층은 비정질 실리콘(a-Si)이며, 상기 히팅층은 TiN층이었다. TiN층의 두께가 100Å인 경우와 500Å인 경우가 포함된다. 레이저의 파워는 60W, 120W, 300W 인 경우가 포함되고, Ref는 레이저를 조사하지 않은 경우이다. Epitaxy라고 기재된 부분이 에피택셜 반도체층이 형성된 경우를 나타내고, 나머지는 에피택셜 반도체층이 형성되지 않은 경우를 나타낸다. 이러한 표시들은 도 9 및 도 10에서 동일하다.
도 8을 참조하면, 앞서 표 1에서 설명한 바와 동일하게, 히팅층(즉, TiN층)의 두께가 상대적으로 두꺼운 경우, 히팅층(즉, TiN층)의 두께가 상대적으로 얇은 경우와 비교하여, 보다 낮은 레이저 파워에서 용이하게 에피택셜 반도체층이 형성될 수 있음을 알 수 있다. TiN층의 두께가 100Å 일때, 300W의 레이저를 사용할 경우, 반도체층이 단결정화되어 에피택셜 반도체층이 되므로, 결정화 베이스 부재와 접한 경계선이 없어지는 것을 확인할 수 있다. 또한, TiN층의 두께가 500Å 일때, 120W 및 300W의 레이저를 사용할 경우, 반도체층이 단결정화되어 에피택셜 반도체층이 되므로, 결정화 베이스 부재와 접한 경계선이 없어지는 것을 확인할 수 있다.
도 9는 본 발명의 실시예에 따른 에피택셜 반도체층의 형성 방법에 사용된 시료(샘플)들에서 반도체층의 미세구조를 보여주는 TEM 이미지이다.
도 9를 참조하면, TiN층의 두께가 100Å 일때, 300W의 레이저를 사용할 경우, 반도체층이 단결정화되어 에피택셜 반도체층이 되므로, 단결정 구조에 대응하는 미세구조를 나타내는 것을 확인할 수 있다. 또한, TiN층의 두께가 500Å 일때, 120W 및 300W의 레이저를 사용할 경우, 반도체층이 단결정화되어 에피택셜 반도체층이 되므로, 단결정 구조에 대응하는 미세구조를 나타내는 것을 확인할 수 있다.
도 10은 본 발명의 실시예에 따른 에피택셜 반도체층의 형성 방법에 사용된 시료(샘플)들에서 반도체층의 TEM 이미지로부터 얻어진 FFT(fast Fourier transform) 분석 결과를 보여주는 도면이다.
도 10을 참조하면, FFT 패턴으로부터 특정 시료들의 반도체층이 단결정화되었음을 확인할 수 있다.
이상에서 설명한 본 발명의 실시예들에 따른 에피택셜 반도체층의 형성 방법은 다양한 반도체 소자의 제조에 적용될 수 있다. 예를 들어, 실시예들에 따른 에피택셜 반도체층의 형성 방법은 기존의 기상 에피택시 또는 분자빔 에피택시 등을 대신하여 적용될 수 있고, 기존의 기상 에피택시 또는 분자빔 에피택시가 적용되기 어려운 상황이나 조건에서 유용하게 적용될 수 있다. 본 발명의 실시예에 따른 반도체 소자의 제조 방법은 상기한 실시예에 따른 방법으로 에피택셜 반도체층을 형성하는 단계 및 상기 에피택셜 반도체층을 구비하는 반도체 소자를 형성하는 단계를 포함할 수 있다.
도 11a 내지 도 11f는 본 발명의 일 실시예에 따른 에피택셜 반도체층의 형성 방법을 적용한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 11a를 참조하면, 단결정 구조를 갖는 결정화 베이스 부재(100)를 마련할 수 있다. 결정화 베이스 부재(100)의 물질은 도 1a의 결정화 베이스 부재(10)에 대응될 수 있다. 결정화 베이스 부재(100)는 단결정 실리콘(Si), 단결정 실리콘 게르마늄(SiGe) 및 단결정 게르마늄(Ge) 중 어느 하나를 포함할 수 있다. 여기서, 결정화 베이스 부재(100)는 반도체층(20)의 에피택셜 결정화를 위한 결정 표면을 갖는 여하의 구조체일 수 있으며, 일종의 기판 부재라고 할 수 있다.
다음으로, 결정화 베이스 부재(100) 상에 결정화 베이스 부재(100)의 일부, 즉, 단결정 표면을 노출시키는 적어도 하나의 개구부(H10)를 갖는 마스크층(110)을 형성할 수 있다. 마스크층(110)은 소정의 절연성 물질로 형성될 수 있고, 후속하여 형성될 반도체층(도 11b의 120) 보다 높은 융점을 가질 수 있다.
도 11b를 참조하면, 개구부(H10)에 의해 노출된 결정화 베이스 부재(100) 상에 개구부(H10)를 충진하는 것으로, 비정질 구조 및 다결정 구조 중 어느 하나의 구조를 갖는 반도체층(120)을 형성할 수 있다. 반도체층(120)의 물질은 도 1a의 반도체층(20)의 물질에 대응될 수 있다. 반도체층(120)은, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 게르마늄(Ge), 실리콘 탄화물(SiC)과 같은 Ⅳ족 기반의 반도체를 포함하거나, GaAs, InGaAs, InAs, InSb와 같은 Ⅱ-Ⅵ족 또는 Ⅲ-Ⅴ족 반도체를 포함할 수 있다. 즉, 반도체층(120)은 실리콘(Si), 실리콘 게르마늄(SiGe), 게르마늄(Ge), 실리콘 탄화물(SiC), GaAs, InGaAs, InAs 및 InSb 중 어느 하나를 포함할 수 있다. 일 실시예에서, 반도체층(120)에는 반도체의 타입을 결정짓는 여하의 불순물이 도핑될 수도 있다. 반도체층(120)은 당해 기술 분야에 잘 알려진 것과 같이 화학기상증착 또는 원자층 증착을 통해 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
다음으로, 반도체층(120) 상에 레이저에 의해 가열 가능한 히팅층(130)을 형성할 수 있다. 히팅층(130)의 물질은 도 1a의 히팅층(30)의 물질에 대응될 수 있다. 히팅층(130)은 금속 및 금속 화합물 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 히팅층(130)은 TiN, Ti, TiSi, Ta, TaN, Co, CoSi, Ni, NiSi, Ru, W, WSi, Cu, Re, Mo, Nb 및 Cr 중 적어도 어느 하나를 포함할 수 있다. 히팅층(130)은 약 30 내지 4,0000 Å의 두께를 갖는 것이 그 기능을 향상시키는데 바람직할 수 있지만, 본 실시예는 이에 한정되지 아니한다.
일 실시예에서, 히팅층(130)은 마스크층(110)에 의해 서로 분리된 영역을 갖는 반도체층(120)에 공통으로 걸쳐서 반도체층(120)을 연속적으로 덮을 수 있다. 다른 실시예에서, 히팅층(130)은 마스크층(110)에 의해 노출된 반도체층(120)의 각 영역들 상에만 선택적으로 및 이산적 또는 불연속적으로 형성될 수도 있다.
부가적으로, 히팅층(130) 상에 패시베이션층(140)을 더 형성할 수 있다. 패시베이션층(140)은 무기물을 포함하는 절연층이거나 무기물 기반의 절연층일 수 있다. 예를 들어, 패시베이션층(140)은 실리콘 산화물(SiO2), 실리콘 질화물(SixNy) 및 실리콘 질산화물(SiON) 중 적어도 어느 하나를 포함할 수 있다. 패시베이션층(140)은, 예를 들어, 50 Å ~ 500 Å 정도의 두께를 가질 수 있다. 그러나, 패시베이션층(140)의 형성은 선택적인(optional) 것이고, 경우에 따라, 형성하지 않을 수도 있다.
도 11c를 참조하면, 히팅층(130)에 레이저(L10)를 조사하여 히팅층(130)을 가열함으로써 상기 반도체층(120)을 가열하여 용융시킬 수 있다. 참조번호 120a는 '용융된 반도체층'을 나타낸다. 패시베이션층(140)이 형성된 경우, 레이저(L10)는 패시베이션층(140)을 통과하여 히팅층(130)에 조사될 수 있다. 히팅층(130)에 조사되는 레이저(L10)는 약 0.02 ㎛ 내지 11 ㎛ 정도의 파장을 가질 수 있다. 상기 반도체층(120)을 용융시키는 단계에서 레이저(L10)의 조사 시간은, 예컨대, 약 수 ㎰ 내지 수십 ㎲ 정도일 수 있다.
다음으로, 용융된 반도체층(120a)을 냉각하여 결정화 베이스 부재(100)의 상기 단결정 구조에 따라 반도체층(120a)을 단결정함으로써 반도체층(120a)을 단결정화시킬 수 있다. 그 결과, 도 11d에 도시된 바와 같이, 에피택셜 반도체층(120b)을 형성할 수 있다.
후속하여, 패시베이션층(140) 및 히팅층(130)을 제거하고, 마스크층(110)을 선택적으로 제거함으로써, 도 11e에 도시된 바와 같은 단결정 구조물을 얻을 수 있다. 도 11e를 참조하면, 결정화 베이스 부재(100) 상에 패터닝된 에피택셜 반도체층(120b)이 배치될 수 있다. 예를 들어, 복수의 에피택셜 반도체층(120b)이 결정화 베이스 부재(100)의 상면 상에 수직하게 배치될 수 있다.
그 다음, 에피택셜 반도체층(120b)을 포함하는 반도체 소자를 형성할 수 있다. 예를 들어, 도 11f에 도시된 바와 같이, 에피택셜 반도체층(120b)을 액티브층(active layer)으로 포함하는 트랜지스터(T10)를 제조할 수 있다. 도 11f를 참조하면, 에피택셜 반도체층(120b)의 중앙부를 덮는 게이트 절연층(150)을 형성하고, 게이트 절연층(150) 상에 게이트 전극(160)을 형성할 수 있다. 게이트 전극(160) 양측의 에피택셜 반도체층(120b) 영역은 각각 소스 영역(S1) 및 드레인 영역(D1)으로 기능할 수 있다. 게이트 전극(160)을 둘러싸인 에피택셜 반도체층(120b)의 중앙부는 채널 영역으로 기능할 수 있다. 도 11f에 도시하지는 않았지만, 복수의 에피택셜 반도체층(120b) 사이의 결정화 베이스 부재(100) 영역의 내부에는 소정의 소자 분리 영역이 더 형성될 수 있다. 도 11f에 도시된 트랜지스터(T10)는 일종의 핀(fin) FET(field effect transistor) 구조를 갖는다고 할 수 있다.
에피택셜 반도체층(120b)의 물질 구성이나 결정화 상태 등에 따라서, 트랜지스터(T10)는 우수한 동작 특성을 나타낼 수 있다. 예를 들어, 에피택셜 반도체층(120b)이 단결정 구조를 가지면서 스트레인드(strained) 물질층인 경우, 트랜지스터(T10)는 우수한 동작 특성을 나타낼 수 있다. 만약 에피택셜 반도체층(120b)의 물질과 결정화 베이스 부재(100)의 물질이 다른 경우, 이들 사이의 격자 상수 차이에 의해 에피택셜 반도체층(120b)의 결정화(단결정화) 과정에서 에피택셜 반도체층(120b)에 스트레인(strain)이 발생할 수 있다.
도 11b의 단계에서는 반도체층(120)을 마스크층(110)과 동일한 두께(높이)로 형성하였지만, 본 발명의 다른 실시예에 따르면, 반도체층(120)이 마스크층(110)의 상면을 덮도록 반도체층(120)을 마스크층(110) 보다 큰 두께로 형성할 수도 있다. 그 일례가 도 12a 내지 도 12d에 도시되어 있다.
도 12a 내지 도 12d는 본 발명의 다른 실시예에 따른 에피택셜 반도체층의 형성 방법을 적용한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 12a를 참조하면, 개구부(H10)에 의해 노출된 결정화 베이스 부재(100) 상에 개구부(H10)를 충진하는 것으로, 비정질 구조 및 다결정 구조 중 어느 하나의 구조를 갖는 반도체층(125)을 형성할 수 있다. 이때, 반도체층(125)은 마스크층(110)의 상면을 덮도록 마스크층(110) 보다 큰 두께로 형성될 수 있다. 그 다음, 반도체층(125) 상에 히팅층(130)을 형성할 수 있고, 선택적으로, 히팅층(130) 상에 패시베이션층(140)을 더 형성할 수 있다.
도 12b를 참조하면, 히팅층(130)에 레이저(L10)를 조사하여 히팅층(130)을 가열함으로써 상기 반도체층(125)을 용융시킬 수 있다. 참조번호 125a는 '용융된 반도체층'을 나타낸다.
다음으로, 용융된 반도체층(125a)을 냉각하여 결정화 베이스 부재(100)의 상기 단결정 구조에 따라 반도체층(125a)을 단결정함으로써 반도체층(125a)을 단결정화시킬 수 있다. 그 결과, 도 12c에 도시된 바와 같이, 에피택셜 반도체층(125b)을 형성할 수 있다.
후속하여, 패시베이션층(140) 및 히팅층(130)을 제거한 후, 에피택셜 반도체층(125b)의 상층부(즉, 110 보다 상부에 있는 층부분)를 제거하고, 마스크층(110)을 선택적으로 제거함으로써, 도 12d에 도시된 바와 같은 구조물을 얻을 수 있다. 도 12d를 참조하면, 결정화 베이스 부재(100) 상에 에피택셜 반도체층(125b')이 배치될 수 있다. 예를 들어, 복수의 에피택셜 반도체층(125b')이 결정화 베이스 부재(100)의 상면 상에 수직하게 배치될 수 있다.
이후, 도시하지는 않았지만, 에피택셜 반도체층(125b')을 포함하는 반도체 소자를 형성할 수 있다. 예를 들어, 도 11f에 도시된 바와 같은, 트랜지스터 구조를 제조할 수 있다.
도 13a 내지 도 13f는 본 발명의 다른 실시예에 따른 에피택셜 반도체층의 형성 방법을 적용한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 13a를 참조하면, 하지층(200) 상에 단결정 구조를 갖는 결정화 베이스 부재(210)가 형성된 기판 구조물을 마련할 수 있다. 결정화 베이스 부재(210)는 하지층(200)의 일부를 노출시키는 적어도 하나의 개구부(H20)를 갖는 패턴층 구조로 형성될 수 있다. 하지층(200)은 기판 부재일 수 있고, 결정화 베이스 부재(210)는 일종의 몰드 구조물일 수 있다.
결정화 베이스 부재(210)의 물질은 도 1a의 결정화 베이스 부재(10)에 대응될 수 있다. 결정화 베이스 부재(210)는 단결정 실리콘(Si), 단결정 실리콘 게르마늄(SiGe) 및 단결정 게르마늄(Ge) 중 어느 하나를 포함할 수 있다. 하지층(200)은, 예를 들어, 절연 물질층을 포함하거나, 절연 물질층 및 반도체 물질층을 포함할 수 있다. 하지층(200)이 상기 절연 물질층 및 상기 반도체 물질층을 포함하는 경우, 상기 반도체 물질층 상에 상기 절연 물질층이 배치될 수 있고, 상기 절연 물질층 상에 결정화 베이스 부재(210)가 배치될 수 있다. 일례로, 하지층(200) 및 결정화 베이스 부재(210)는 SOI(silicon-on-insulator) 기판 등으로부터 얻어진 것일 수 있다.
도 13b를 참조하면, 개구부(H20)에 의해 노출된 하지층(200) 상에 개구부(H20)를 충진하는 것으로, 비정질 구조 및 다결정 구조 중 어느 하나의 구조를 갖는 반도체층(220)을 형성할 수 있다. 반도체층(220)의 물질은 도 1a의 반도체층(20)의 물질에 대응될 수 있다. 반도체층(220)은, 예를 들어, 실리콘(Si), 실리콘 게르마늄(SiGe), 게르마늄(Ge), 실리콘 탄화물(SiC)과 같은 Ⅳ족 기반의 반도체를 포함하거나, GaAs, InGaAs, InAs, InSb와 같은 Ⅱ-Ⅵ족 또는 Ⅲ-Ⅴ족 반도체를 포함할 수 있다. 다시 말해, 반도체층(220)은 실리콘(Si), 실리콘 게르마늄(SiGe), 게르마늄(Ge), 실리콘 탄화물(SiC), GaAs, InGaAs, InAs 및 InSb 중 어느 하나를 포함할 수 있다.
본 실시예에서 반도체층(220)의 물질은 결정화 베이스 부재(210)의 물질과는 다른 물질일 수 있다. 반도체층(220)의 물질은 결정화 베이스 부재(210)의 물질 보다 융점(녹는점)이 낮은 물질일 수 있다. 일례로, 결정화 베이스 부재(210)가 실리콘(Si)인 경우, 반도체층(220)은 실리콘 게르마늄(SiGe) 또는 게르마늄(Ge)일 수 있다. 그러나, 결정화 베이스 부재(210)의 물질과 반도체층(220)의 물질의 조합은 다양하게 변화될 수 있다.
다음으로, 반도체층(220) 상에 레이저에 의해 가열 가능한 히팅층(230)을 형성할 수 있다. 히팅층(230)은 반도체층(220) 및 결정화 베이스 부재(210) 상에 형성될 수 있다. 히팅층(230)의 물질은 도 1a의 히팅층(30)의 물질에 대응될 수 있다. 히팅층(230)은 금속 및 금속 화합물 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 히팅층(230)은 TiN, Ti, TiSi, Ta, TaN, Co, CoSi, Ni, NiSi, Ru, W, WSi, Cu, Re, Mo, Nb 및 Cr 중 적어도 어느 하나를 포함할 수 있다. 히팅층(230)은 약 30 Å 내지 4,0000 Å의 두께를 갖는 것이 바람직할 수 있지만, 이에 한정되지 않는다.
부가적으로, 히팅층(230) 상에 패시베이션층(240)을 더 형성할 수 있다. 패시베이션층(240)은 무기물을 포함하는 절연층이거나 무기물 기반의 절연층일 수 있다. 예를 들어, 패시베이션층(240)은 실리콘 산화물(SiO2), 실리콘 질화물(SixNy) 및 실리콘 질산화물(SiON) 중 적어도 어느 하나를 포함할 수 있다. 패시베이션층(240)은, 예를 들어, 약 10 Å 내지 500 Å 정도의 두께를 가질 수 있다. 그러나, 패시베이션층(240)의 형성은 선택적인(optional) 것이고, 경우에 따라, 형성하지 않을 수도 있다.
도 13c를 참조하면, 히팅층(230)에 레이저(L20)를 조사하여 히팅층(230)을 가열함으로써 상기 반도체층(220)을 용융시킬 수 있다. 참조번호 220a는 '용융된 반도체층'을 나타낸다. 이때, 반도체층(220)은 결정화 베이스 부재(210) 보다 낮은 융점을 가질 수 있기 때문에, 결정화 베이스 부재(210)는 거의 용융되지 않으면서 반도체층(220)만 용융될 수 있다. 히팅층(230)에 조사되는 레이저(L20)는 약 0.02 ㎛ 내지 11 ㎛ 정도의 파장을 가질 수 있다. 상기 반도체층(220)을 용융시키는 단계에서 레이저(L20)의 조사 시간은, 예컨대, 수 ps 내지 수십 ㎲ 정도일 수 있다.
다음으로, 용융된 반도체층(220a)을 냉각하여 결정화 베이스 부재(210)의 측면이 갖는 단결정 구조에 따라 반도체층(220a)을 단결정함으로써 반도체층(220a)을 수평 방향을 따라 단결정화시킬 수 있다. 그 결과, 도 13d에 도시된 바와 같이, 에피택셜 반도체층(220b)을 형성할 수 있다. 결정화 베이스 부재(210)는 제거되지 않고 잔존하여 소자의 일부 구성으로 작동할 수 있다. 예를 들면, 트랜지스터의 소오스/드레인 영역으로 활용될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
선택적으로는, 후속하여, 패시베이션층(240) 및 히팅층(230)을 제거하고, 결정화 베이스 부재(210)를 선택적으로 제거함으로써, 도 13e에 도시된 바와 같은 구조물을 얻을 수 있다. 도 13e를 참조하면, 하지층(200) 상에 에피택셜 반도체층(220b)이 배치될 수 있다. 예를 들어, 복수의 에피택셜 반도체층(220b)이 하지층(200)의 상면 상에 수직하게 배치될 수 있다.
그 다음, 에피택셜 반도체층(220b)을 포함하는 반도체 소자를 형성할 수 있다. 예를 들어, 도 13f에 도시된 바와 같이, 에피택셜 반도체층(220b)을 액티브층(active layer)으로 포함하는 트랜지스터(T20)를 제조할 수 있다. 도 13f를 참조하면, 에피택셜 반도체층(220b)의 중앙부를 덮는 게이트 절연층(250)을 형성하고, 게이트 절연층(250) 상에 게이트 전극(260)을 형성할 수 있다. 게이트 전극(260) 양측의 에피택셜 반도체층(220b) 영역은 각각 소스 영역(S2) 및 드레인 영역(D2)으로 기능할 수 있다. 게이트 전극(260)을 둘러싸인 에피택셜 반도체층(220b)의 중앙부는 채널 영역으로 기능할 수 있다. 한편, 하지층(200)은, 예를 들어, 반도체 물질층(201) 및 반도체 물질층(201) 상에 배치된 절연 물질층(202)을 포함하는 구조를 가질 수 있다. 도 13f에 도시된 트랜지스터(T20)는 일종의 핀(fin) FET(field effect transistor) 구조를 갖는다고 할 수 있다.
에피택셜 반도체층(220b)의 물질 구성이나 결정화 상태 등에 따라서, 트랜지스터(T20)는 우수한 동작 특성을 나타낼 수 있다. 예를 들어, 에피택셜 반도체층(220b)이 단결정 구조를 가지면서 스트레인드(strained) 물질층인 경우, 트랜지스터(T20)는 우수한 동작 특성을 나타낼 수 있다. 만약 에피택셜 반도체층(220b)의 물질과 결정화 베이스 부재(210)의 물질이 다른 경우, 이들 사이의 격자 상수 차이에 의해 에피택셜 반도체층(220b)의 결정화(단결정화) 과정에서 에피택셜 반도체층(220b)에 스트레인(strain)이 발생할 수 있다.
도 13b의 단계에서는 반도체층(220)을 결정화 베이스 부재(210)와 동일한 두께(높이)로 형성하였지만, 본 발명의 다른 실시예에 따르면, 반도체층(220)이 결정화 베이스 부재(210)의 상면을 덮도록 반도체층(220)을 결정화 베이스 부재(210) 보다 큰 두께로 형성할 수도 있다. 그 일례가 도 14a 내지 도 14d에 도시되어 있다.
도 14a 내지 도 14d는 본 발명의 다른 실시예에 따른 에피택셜 반도체층의 형성 방법을 적용한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 14a를 참조하면, 개구부(H20)에 의해 노출된 하지층(200) 상에 개구부(H20)를 충진하는 것으로, 비정질 구조 및 다결정 구조 중 어느 하나의 구조를 갖는 반도체층(225)을 형성할 수 있다. 이때, 반도체층(225)은 결정화 베이스 부재(210)의 상면을 덮도록 결정화 베이스 부재(210) 보다 큰 두께로 형성될 수 있다. 그 다음, 반도체층(225) 상에 히팅층(230)을 형성할 수 있고, 선택적으로, 히팅층(230) 상에 패시베이션층(240)을 더 형성할 수 있다.
도 14b를 참조하면, 히팅층(230)에 레이저(L20)를 조사하여 히팅층(230)을 가열함으로써 상기 반도체층(225)을 용융시킬 수 있다. 참조번호 225a는 '용융된 반도체층'을 나타낸다.
다음으로, 용융된 반도체층(225a)을 냉각하여 결정화 베이스 부재(210)의 상기 단결정 구조에 따라 반도체층(225a)을 단결정함으로써 반도체층(225a)을 단결정화시킬 수 있다. 그 결과, 도 14c에 도시된 바와 같이, 에피택셜 반도체층(225b)을 형성할 수 있다.
후속하여, 패시베이션층(240) 및 히팅층(230)을 제거한 후, 에피택셜 반도체층(225b)의 상층부(즉, 210 보다 상부에 있는 층부분)를 제거하고, 결정화 베이스 부재(210)를 선택적으로 제거함으로써, 도 14d에 도시된 바와 같은 구조물을 얻을 수 있다. 도 14d를 참조하면, 하지층(200) 상에 에피택셜 반도체층(225b')이 배치될 수 있다. 예를 들어, 복수의 에피택셜 반도체층(225b')이 하지층(200)의 상면 상에 수직하게 배치될 수 있다.
이후, 도시하지는 않았지만, 에피택셜 반도체층(225b')을 포함하는 반도체 소자를 형성할 수 있다. 예를 들어, 도 13f에 도시된 바와 같은, 트랜지스터 구조를 제조할 수 있다.
도 13b의 단계에서는 히팅층(230)을 반도체층(220) 및 결정화 베이스 부재(210) 상에 형성하였지만, 다른 실시예에 따르면, 히팅층(230)을 반도체층(220) 상에만 형성하고 결정화 베이스 부재(210) 상에는 형성하지 않을 수도 있다. 그 일례가 도 15에 도시되어 있다.
도 15는 본 발명의 다른 실시예에 따른 에피택셜 반도체층의 형성 방법을 적용한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 15를 참조하면, 히팅층(230A)은 패턴화된 구조를 가질 수 있다. 히팅층(230A)은 반도체층(220) 상에 형성되고 결정화 베이스 부재(210) 상에는 형성되지 않을 수 있다. 이 경우, 패시베이션층(240A)도 패턴화된 구조를 갖고, 히팅층(230A) 상에 형성될 수 있다. 그러나, 경우에 따라, 패시베이션층(240A)은 패턴화된 구조를 갖지 않고, 히팅층(230A) 및 그 주변의 결정화 베이스 부재(210)를 덮도록 연속된 층 구조를 가질 수도 있다.
도 15에서와 같이, 히팅층(230A)이 반도체층(220) 상에 형성되고 결정화 베이스 부재(210) 상에는 형성되지 않은 경우, 히팅층(230A)은 반도체층(220)에 대해서만 선택적으로 가열 기능을 수행할 수 있다. 따라서, 레이저(L20) 조사시, 히팅층(230A)의 가열에 의해 반도체층(220)이 보다 용이하게 가열될 수 있고, 결정화 베이스 부재(210)는 상대적으로 덜 가열될 수 있다. 따라서, 이 경우, 반도체층(220)의 물질과 결정화 베이스 부재(210)의 물질이 유사하거나 동일하더라도, 결정화 베이스 부재(210)는 용융되지 않고 반도체층(220)만 선택적으로 용융될 수 있다. 결과적으로, 반도체층(220)의 용융 및 냉각에 의한 에피택셜 결정화를 더욱 용이하게 수행할 수 있다.
도 11a 내지 도 15를 참조하여 구체적으로 설명한 실시예들에 따른 반도체 소자의 제조 방법은 예시적인 것이고, 그 밖에도 다양한 소자의 제조에 본원 실시예에 따른 에피택셜 반도체층의 형성 방법을 적용할 수 있다. 트랜지스터 외에 메모리 소자나 다이오드, 광 소자, 파워 소자 등 다양한 소자의 제조에 실시예에 따른 에피택셜 반도체층의 형성 방법이 적용될 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시예들에 따르면, 기판부를 고온으로 가열하거나 진공 상태를 이용하지 않으면서도 다양한 조건 및 상황에서 우수한 특성을 갖는 단결정 구조의 반도체층을 용이하게 형성할 수 있는 에피택셜 반도체층의 형성 방법을 구현할 수 있다. 특히, 레이저를 이용한 간접 가열 방식에 따른 반도체층의 용융 및 온도 프로파일(profile)을 이용함으로써, 기상 증착과는 전혀 다른 방식으로 보다 용이하게 에피택셜 반도체층을 형성할 수 있다. 상기한 실시예들에 따른 에피택셜 반도체층의 형성 방법을 적용하면, 우수한 성능을 갖는 반도체 소자를 용이하게 제조할 수 있다.
본 명세서에서는 본 발명의 바람직한 실시예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다. 예들 들어, 해당 기술 분야에서 통상의 지식을 가진 자라면, 도 1a 내지 도 15를 참조하여 설명한 실시예들에 따른 에피택셜 반도체층의 형성 방법 및 이를 적용한 반도체 소자의 제조 방법은 다양하게 변형될 수 있음을 알 수 있을 것이다. 때문에 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
10 : 결정화 베이스 부재 20 : 반도체층
20a : 용융된 반도체층 20b : 에피택셜 반도체층
30 : 히팅층 40 : 패시베이션층
100 : 결정화 베이스 부재 110 : 마스크층
120 : 반도체층 120a : 용융된 반도체층
120b : 에피택셜 반도체층 130 : 히팅층
140 : 패시베이션층 150 : 게이트 절연층
160 : 게이트 전극 200 : 하지층
210 : 결정화 베이스 부재 220a : 반도체층
220b : 용융된 반도체층 220b : 에피택셜 반도체층
230 : 히팅층 240 : 패시베이션층
D1, D2 : 드레인 영역 L1, L2, L10, L20 : 레이저
S1, S2 : 소스 영역 T10, T20 : 트랜지스터

Claims (24)

  1. 단결정 구조를 갖는 결정화 베이스 부재를 마련하는 단계;
    상기 결정화 베이스 부재에 접촉된 것으로, 비정질 구조 및 다결정 구조 중 어느 하나의 구조를 갖는 반도체층을 형성하는 단계;
    상기 반도체층 상에 레이저에 의해 가열 가능한 히팅층을 형성하는 단계;
    상기 히팅층에 레이저를 조사하여 상기 히팅층을 가열함으로써 상기 반도체층을 용융시키는 단계; 및
    상기 용융된 반도체층을 냉각하여 상기 결정화 베이스 부재의 상기 단결정 구조에 따라 상기 반도체층을 단결정화함으로써 상기 반도체층으로부터 단결정화된 에피택셜 반도체층을 형성하는 단계를 포함하고,
    상기 결정화 베이스 부재는 하지층 상에 배치되고,
    상기 결정화 베이스 부재는 상기 하지층의 일부를 노출시키는 적어도 하나의 개구부를 갖는 패턴층 구조를 갖도록 형성되며,
    상기 반도체층은 상기 개구부에 의해 노출된 상기 하지층 상에 상기 개구부를 충진하도록 형성되는 에피택셜 반도체층의 형성 방법.
  2. 제 1 항에 있어서,
    상기 결정화 베이스 부재는 단결정 실리콘, 단결정 실리콘 게르마늄 및 단결정 게르마늄 중 어느 하나를 포함하는 에피택셜 반도체층의 형성 방법.
  3. 제 1 항에 있어서,
    상기 반도체층은 실리콘, 실리콘 게르마늄, 게르마늄, 실리콘 탄화물, GaAs, InGaAs, InAs 및 InSb 중 어느 하나를 포함하는 에피택셜 반도체층의 형성 방법.
  4. 제 1 항에 있어서,
    상기 히팅층은 금속 및 금속 화합물 중 적어도 어느 하나를 포함하는 에피택셜 반도체층의 형성 방법.
  5. 제 4 항에 있어서,
    상기 히팅층은 TiN, Ti, TiSi, Ta, TaN, Co, CoSi, Ni, NiSi, Ru, W, WSi, Cu, Re, Mo, Nb 및 Cr 중 적어도 어느 하나를 포함하는 에피택셜 반도체층의 형성 방법.
  6. 제 1 항에 있어서,
    상기 히팅층은 0.02 ㎛ 내지 11 ㎛ 의 두께를 갖는 에피택셜 반도체층의 형성 방법.
  7. 제 1 항에 있어서,
    상기 히팅층에 조사되는 상기 레이저는 0.02 ㎛ 내지 11 ㎛의 파장을 갖는 에피택셜 반도체층의 형성 방법.
  8. 제 1 항에 있어서,
    상기 히팅층 상에 패시베이션층을 형성하는 단계를 더 포함하고,
    상기 레이저는 상기 패시베이션층을 통해서 상기 히팅층에 조사되는 에피택셜 반도체층의 형성 방법.
  9. 제 8 항에 있어서,
    상기 패시베이션층은 무기물을 포함하는 절연층인 에피택셜 반도체층의 형성 방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제 1 항에 있어서,
    상기 반도체층은 상기 결정화 베이스 부재와 동일한 두께로 형성되거나,
    상기 반도체층은 상기 결정화 베이스 부재의 상면을 덮도록 상기 결정화 베이스 부재 보다 큰 두께로 형성되는 에피택셜 반도체층의 형성 방법.
  14. 청구항 1 내지 9 및 13 중 어느 한 항에 기재된 방법을 이용해서 에피택셜 반도체층을 형성하는 단계; 및
    상기 에피택셜 반도체층을 구비하는 반도체 소자를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  15. 반도체 소자의 제조 방법에 있어서,
    단결정 구조를 갖는 결정화 베이스 부재를 마련하는 단계;
    상기 결정화 베이스 부재 상에 상기 결정화 베이스 부재의 일부를 노출시키는 적어도 하나의 개구부를 갖는 마스크층을 형성하는 단계;
    상기 개구부에 의해 노출된 상기 결정화 베이스 부재 상에 상기 개구부를 충진하는 것으로, 비정질 구조 및 다결정 구조 중 어느 하나의 구조를 갖는 반도체층을 형성하는 단계;
    상기 반도체층 상에 레이저에 의해 가열 가능한 히팅층을 형성하는 단계;
    상기 히팅층에 레이저를 조사하여 상기 히팅층을 가열함으로써 상기 반도체층을 용융시키는 단계;
    상기 용융된 반도체층을 냉각하여 상기 결정화 베이스 부재의 상기 단결정 구조에 따라 상기 반도체층을 단결정화함으로써 상기 반도체층으로부터 단결정화된 에피택셜 반도체층을 형성하는 단계; 및
    상기 에피택셜 반도체층을 구비하는 반도체 소자를 형성하는 단계를 포함하고,
    상기 반도체층은 상기 마스크층과 동일한 두께로 형성되거나, 상기 반도체층은 상기 마스크층의 상면을 덮도록 상기 마스크층 보다 큰 두께로 형성되는 반도체 소자의 제조 방법.
  16. 삭제
  17. 제 15 항에 있어서,
    상기 결정화 베이스 부재는 단결정 실리콘, 단결정 실리콘 게르마늄 및 단결정 게르마늄 중 어느 하나를 포함하고,
    상기 반도체층은 실리콘, 실리콘 게르마늄, 게르마늄, 실리콘 탄화물, GaAs, InGaAs, InAs 및 InSb 중 어느 하나를 포함하는 반도체 소자의 제조 방법.
  18. 제 15 항에 있어서,
    상기 히팅층은 금속 및 금속 화합물 중 적어도 어느 하나를 포함하는 반도체 소자의 제조 방법.
  19. 제 15 항에 있어서,
    상기 반도체 소자는 상기 에피택셜 반도체층을 액티브층으로 포함하는 트랜지스터인 반도체 소자의 제조 방법.
  20. 반도체 소자의 제조 방법에 있어서,
    하지층 상에 단결정 구조를 갖는 결정화 베이스 부재가 형성된 기판 구조물을 마련하되, 상기 결정화 베이스 부재는 상기 하지층의 일부를 노출시키는 적어도 하나의 개구부를 갖는 패턴층 구조로 형성된 상기 기판 구조물을 마련하는 단계;
    상기 개구부에 의해 노출된 상기 하지층 상에 상기 개구부를 충진하는 것으로, 비정질 구조 및 다결정 구조 중 어느 하나의 구조를 갖는 반도체층을 형성하는 단계;
    상기 반도체층 상에 레이저에 의해 가열 가능한 히팅층을 형성하는 단계;
    상기 히팅층에 레이저를 조사하여 상기 히팅층을 가열함으로써 상기 반도체층을 용융시키는 단계;
    상기 용융된 반도체층을 냉각하여 상기 결정화 베이스 부재의 상기 단결정 구조에 따라 상기 반도체층을 단결정화함으로써 상기 반도체층으로부터 단결정화된 에피택셜 반도체층을 형성하는 단계; 및
    상기 에피택셜 반도체층을 구비하는 반도체 소자를 형성하는 단계를 포함하고,
    상기 반도체층은 상기 결정화 베이스 부재와 동일한 두께로 형성되거나, 상기 반도체층은 상기 결정화 베이스 부재의 상면을 덮도록 상기 결정화 베이스 부재 보다 큰 두께로 형성되는 반도체 소자의 제조 방법.
  21. 삭제
  22. 제 20 항에 있어서,
    상기 결정화 베이스 부재는 단결정 실리콘, 단결정 실리콘 게르마늄 및 단결정 게르마늄 중 어느 하나를 포함하고,
    상기 반도체층은 실리콘, 실리콘 게르마늄, 게르마늄, 실리콘 탄화물, GaAs, InGaAs, InAs 및 InSb 중 어느 하나를 포함하는 반도체 소자의 제조 방법.
  23. 제 20 항에 있어서,
    상기 히팅층은 금속 및 금속 화합물 중 적어도 어느 하나를 포함하는 반도체 소자의 제조 방법.
  24. 제 20 항에 있어서,
    상기 반도체 소자는 상기 에피택셜 반도체층을 액티브층으로 포함하는 트랜지스터인 반도체 소자의 제조 방법.
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