JPH0685220A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 多結晶半導体内の結晶粒界の位置を厳密にか
つ簡易に制御することにより装置特性のばらつきを抑制
することを可能にする。 【構成】 シリコン基板２１上に形成されたアモルファ
スシリコン層２３のうちソース領域、ドレイン領域３４
となるべき領域のうち少なくとも一方にイオン注入層２
８を形成し、このイオン注入層２８からチャネル領域３
５となるべきゲート電極２５直下の領域に向けて結晶成
長を進行させて多結晶シリコン層３０を形成する。この
際、イオン注入層２８から結晶成長が進行してチャネル
領域３５の略全領域が結晶化されるまでの時間が、この
イオン注入層２８を形成しない場合にチャネル領域３５
で結晶化が始まるまでの時間より短くなるようにセルフ
アラインゲート２５のゲート長を設定し、チャネル領域
３５の中央にのみ結晶粒界４９を形成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、たとえばＭＯＳトラン
ジスタ、バイポーラトランジスタなどの半導体装置を製
造する方法に関し、特に、素子特性のばらつきを抑制し
た半導体装置を製造することの可能な方法についてのも
のである。

【０００２】

【従来の技術】ＳＯＩ（Silicon on Insulator）デバイ
スにおいて絶縁膜上に形成された単結晶薄膜に半導体装
置を形成すれば、高性能（高スピード）で信頼性の高い
デバイスを実現できるが、単結晶薄膜を用いたＳＯＩデ
バイスはコストが高く、未だに実用的でない。したがっ
て、絶縁膜上に多結晶シリコン膜を形成し、この多結晶
シリコン膜を用いて半導体装置を形成する手法が多用さ
れている。

【０００３】図３２〜図３５は、半導体装置のうちＭＯ
Ｓトランジスタの従来の製造方法の一例を説明するため
の工程図である。まず、図３２に示すように、絶縁膜２
を有するシリコン基板１上に、ＳiＨ₄、Ｓi₂Ｈ₆を用い
た減圧ＣＶＤ法などによりアモルファス（非晶質）シリ
コン層３を形成し、この上にゲート酸化膜５を形成す
る。ついで、ゲート酸化膜５上にゲート電極４を形成
し、その表面に絶縁層９を形成する。次いで、アモルフ
ァスシリコン層３を基板１ごと600℃の温度で熱処理し
て固相成長アニールを行い、このアモルファスシリコン
層３を結晶化させて図３４に示すように多結晶シリコン
層６を形成する。さらに、ゲート電極４をマスクとして
この両側の多結晶シリコン層６にＮ型不純物イオンを注
入し、図３４に示すようにＮ型ソース領域１３およびＮ
型ドレイン領域１５を形成する。この後、表面全体に保
護膜７を形成する。そして、保護膜７、ゲート酸化膜５
のエッチングを行ってコンタクトホールを形成し、この
コンタクトホール内にソースコンタクト電極１１および
ドレインコンタクト電極１２を形成する。最後に、保護
膜８を表面全体に形成すれば、図３５に示すようなＭＯ
Ｓトランジスタを絶縁膜上に形成することができる。こ
の際、ゲート電極４直下の多結晶シリコン層６はＭＯＳ
トランジスタのチャネル領域１４とされる。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た従来のＭＯＳトランジスタの製造方法にあっては、熱
処理によりアモルファスシリコン層３に固相成長アニー
ルを行うと、結晶成長の核となる結晶核がアモルファス
シリコン層３内にランダムに出現し、これら結晶核から
シリコン結晶の成長が開始してしまうので、結晶粒界の
発生、個数および位置が個々の多結晶シリコン層６によ
り異なっていた。結晶粒界ではキャリアの捕獲が起こ
り、このため結晶粒界が正または負に帯電してキャリア
の伝導を妨げるポテンシャル障壁（バリア）を形成す
る。このポテンシャルバリアによりシリコン層６のキャ
リア移動度が低下するため、結晶粒界の個数、位置が異
なればシリコン層６のキャリア移動度、ひいてはＭＯＳ
トランジスタの素子特性がばらつく結果となる。特に、
近年の短チャネル化の要請からゲート長が短くなると、
チャネル領域１４内において結晶粒界が存在する場合と
しない場合とが生じうる。

【０００５】このような半導体装置の素子特性のばらつ
きを抑制するため、絶縁基板上の所定位置に結晶核発生
速度の速い材料（たとえば窒化シリコン）からなる膜を
部分的に形成し、この上にアモルファスシリコン膜を形
成した後で上述の固相成長アニールを施し、結晶粒界の
形成される位置を制御する技術が提案されている（1990
年固体素子材料コンファレンスアブストラクト集pp.116
0〜参照）。

【０００６】しかしながら、上述の技術においては、固
相成長アニールを行った後に素子形成用のマスクを形成
せねばならず、実際の結晶粒界の位置を考慮しつつマス
ク合わせをする必要があるため、マスク合わせ精度の誤
差のために半導体装置内における結晶粒界の位置を厳密
に制御することが困難であった。特に、通常の固相成長
法における結晶成長距離は〜１μｍ程度であり、このよ
うな微小距離に対してマスク合わせを行うのは非常に困
難である。

【０００７】また、アモルファスシリコン膜内で選択的
に結晶核を形成する技術も提案されている（特開平３−
２１８６４０号公報参照）。これは、図３６に示すよう
に、基板１６上に形成されたアモルファスシリコン膜１
７のうちソース領域、ドレイン領域となるべき領域１８
にＢ⁺（ボロン）やＢＦ₂ ⁺などのイオンを注入した後、
熱処理によりアモルファスシリコン膜１７内で固相結晶
成長させて多結晶シリコンからなるソース領域、ドレイ
ン領域および活性領域を形成するものである。図３７に
示すように、Ｂ⁺イオンが注入された領域１８は、イオ
ンが注入されていない領域１９に比較して結晶核の発生
および結晶成長速度が速いため、熱処理を施すと最初は
イオン注入領域１８のみで結晶核が発生し、この領域１
８からイオン未注入領域１９に向けて結晶が成長する。
したがって、アモルファスシリコン膜１７内で選択的に
結晶核を形成することができ、素子特性のばらつきを抑
制することが可能となる。

【０００８】しかしながら、上記公報の技術にあって
も、多結晶シリコン膜内における結晶粒界の位置を積極
的に制御していないので、素子特性のばらつきを十分に
抑制することができなかった。

【０００９】本発明の目的は、多結晶半導体内の結晶粒
界の位置を厳密にかつ簡易に制御することにより装置特
性のばらつきを抑制することの可能な半導体装置の製造
方法を提供することにある。

【００１０】

【課題を解決するための手段】一実施例を示す図１およ
び図２６に対応付けて説明すると、請求項１の発明は、
ゲート２５によりその領域が定められるチャネル領域３
５を挾んでソース領域、ドレイン領域３４がそれぞれ形
成されたＭＯＳ型半導体装置３６の製造方法に適用され
る。そして、上述の目的は、半導体基板２１上に形成さ
れた非晶質半導体層２３のうちソース領域、ドレイン領
域３４となるべき領域の少なくとも一方に結晶制御領域
２８を形成する工程と、前記結晶制御領域２８からチャ
ネル領域３５となるべき領域に向けて結晶成長を進行さ
せて多結晶半導体層３０を形成する工程と、前記チャネ
ル領域３５となるべき領域を挾んでソース領域、ドレイ
ン領域３４をそれぞれ形成する工程とを行い、この際、
前記結晶制御領域２８から結晶成長が進行して前記チャ
ネル領域３５の略全領域が結晶化されるまでの時間が、
前記結晶制御領域２８を形成しない場合に前記チャネル
領域３５で結晶化が始まるまでの時間より短くなるよう
に前記ゲート長を設定することにより達成される。ま
た、請求項２の発明は、半導体層上に形成されたマスク
８５の直下の領域の少なくとも一部にベース領域９１が
形成され、このベース領域９１を挾んでエミッタ領域９
２およびコレクタ領域９３がそれぞれ形成されたバイポ
ーラ型半導体装置９６の製造方法に適用される。そし
て、上述の目的は、半導体基板８１上の非晶質半導体層
のうちエミッタ領域９２となるべき領域に結晶制御領域
を形成する工程と、前記結晶制御領域からベース領域９
１となるべき領域に向けて結晶成長を進行させて多結晶
半導体層を形成する工程と、前記マスク８５を用いてエ
ミッタ領域９３となるべき領域から不純物を導入し、少
なくともその一部が前記マスク８５直下の領域にまで至
るベース領域９１を形成する工程と、前記マスク８５を
用いて不純物を導入し、前記マスク８５直下の領域内に
前記ベース領域９１を残した状態でエミッタ領域９２お
よびコレクタ領域９３をそれぞれ形成する工程とを行
い、この際、前記結晶成長工程における結晶粒界８９が
前記ベース領域９１と前記コレクタ領域９３との接合部
よりもコレクタ領域９３側に入るように前記結晶成長条
件を定めることにより達成される。さらに、請求項３の
発明は、マスクによりその領域が規定される活性領域を
挾んで２つの接合領域が形成された半導体装置の製造方
法に適用される。そして、上述の目的は、半導体基板上
の非晶質半導体層のうち前記接合領域となるべき領域の
少なくとも一方に結晶制御領域を形成する工程と、前記
結晶制御領域から前記活性領域に向けて結晶成長を進行
させて多結晶半導体層を形成する工程とを行い、この
際、前記結晶制御領域から結晶成長が進行して前記活性
領域の略全領域が結晶化されるまでの時間が、前記結晶
制御領域を形成しない場合に前記活性領域で結晶化が始
まるまでの時間より短くなるように前記マスクの長さを
設定することにより達成される。前記結晶制御領域は、
前記非晶質半導体層にイオンを注入して形成したイオン
注入層とすることができる。あるいは、前記非晶質半導
体層との境界面において結晶核形成のための化学的ポテ
ンシャルが前記非晶質半導体層内のそれよりも低い領域
とすることもできる。さらに、前記結晶制御領域は、前
記非晶質半導体層の少なくとも一方の側の領域にエネル
ギービームを照射して形成した再結晶化領域とすること
もできる。

【００１１】

【作用】−請求項１− 結晶化工程において結晶制御領域２８からは直ちに（あ
るいは非晶質半導体層３３よりも早く）結晶成長が始ま
り、チャネル領域３５となるべき領域に向かって結晶成
長が進行する。本発明では、チャネル領域３５の略全領
域が結晶化されるまでの時間が、結晶制御領域２８を形
成しない場合にチャネル領域３５で結晶化が始まるまで
の時間より短くなるようにゲート長を設定したので、チ
ャネル領域３５となるべき領域では結晶制御領域２８か
ら結晶成長が進行して結晶化され、その領域３５内だけ
で結晶化が始まらない。したがって、結晶制御領域２８
がソース領域、ドレイン領域３４の一方にのみ設けられ
た場合はチャネル領域３５内に結晶粒界２９は存在せ
ず、ソース領域、ドレイン領域３４の両方に設けられた
場合はチャネル領域３５の中央にのみ結晶粒界２９が存
在する。 −請求項２− 結晶成長工程における結晶粒界８９がベース領域９１と
コレクタ領域９３との接合部よりもコレクタ領域９３側
に入るように結晶成長条件を定めたので、結晶粒界８９
の存在しない結晶性のよい部分にベース領域９１を必ず
形成することができる。 −請求項３− 結晶制御領域から結晶成長が進行して活性領域の略全領
域が結晶化されるまでの時間が、結晶制御領域を形成し
ない場合に前記活性領域で結晶化が始まるまでの時間よ
り短くなるようにマスクの長さを設定したので、マスク
直下の領域では結晶制御領域から結晶成長が進行して結
晶化され、その領域内だけで結晶化が始まらない。した
がって、結晶制御領域が一方の接合領域にのみ設けられ
た場合は活性領域内に結晶粒界は存在せず、両方の接合
領域に設けられた場合は活性領域の中央にのみ結晶粒界
が存在する。

【００１２】なお、本発明の構成を説明する上記課題を
解決するための手段と作用の項では、本発明を分かり易
くするために実施例の図を用いたが、これにより本発明
が実施例に限定されるものではない。

【００１３】

【実施例】−第１実施例− 図１〜図７を参照して、本発明による半導体装置の製造
方法の第１実施例を説明する。本実施例の製造方法は、
いわゆるトップゲート型のＭＯＳトランジスタを製造す
るための方法である。

【００１４】(ａ) まず、図１(ａ)および図２に示すよ
うに、シリコン基板２１上に酸化シリコン膜２２を形成
し、この酸化膜２２の上にアモルファスシリコン膜２３
を形成する。アモルファスシリコン膜２３は、プラズマ
ＣＶＤ法や減圧ＣＶＤ法などの既知の方法により形成す
る。この後、アモルファスシリコン膜２３のうちＭＯＳ
トランジスタとして使用しない不必要な部分をフォトエ
ッチ等の手法により除去し、常圧ＣＶＤ法などによりア
モルファスシリコン膜２３の上面および側面にゲート酸
化膜２４を形成する。

【００１５】(ｂ) 次に、図１(ｂ)および図３に示すよ
うに、プラズマＣＶＤ法などによりゲート酸化膜２４の
上に高濃度アモルファスシリコン膜等を形成し、不必要
な部分をフォトエッチ等の手法により除去してゲート電
極２５を形成する。アモルファスシリコン膜２３のう
ち、ゲート電極２５直下の領域はＭＯＳトランジスタの
チャネル領域３５に相当し、ゲート電極２５の左右の領
域はソース領域、ドレイン領域３４に相当する（図１
(ｆ)および図７参照）。この後、ゲート電極２５の上面
および側面に酸化膜２６を形成する。ゲート電極２５
は、後のイオン注入工程、不純物拡散工程においてセル
フアラインゲートとして作用する。

【００１６】(ｃ) 図１(ｃ)および図４に示すように、
ゲート電極２５をマスクとしてイオン打込み法などによ
りＳi⁺イオン、Ｐ⁺イオンなどのイオン２７をソース領
域、ドレイン領域３４となるべきアモルファスシリコン
膜２３の領域に注入し、イオン注入層２８を形成する。

【００１７】アモルファスシリコン膜２３内に注入され
たイオンはこのアモルファスシリコン膜２３にストレス
を与え、結晶化を引き起こす（1991年春季応用物理学会
学術講演会予稿集, 28a-X-1, pp.607 (1991)参照）。
図８は、結晶成長工程の一例である固相成長アニール時
間とアモルファスシリコン内におけるシリコン多結晶成
長距離との関係を示す図である。アニール時間とアモル
ファスシリコン内におけるシリコン多結晶成長距離との
間には比例関係があり、結晶核の有無によってその関係
は異なる。具体的には、結晶核が既にアモルファスシリ
コン内に存在する場合は、結晶核が存在しない場合に比
較して結晶成長が早く開始し、同じアニール時間であれ
ば結晶成長距離は長くなる。

【００１８】(ｄ) そして、イオン注入されたアモルフ
ァスシリコン膜２３を半導体基板２１ごと600℃の温度
で数十時間熱処理して固相成長アニールを行う。アニー
ルによりアモルファスシリコン膜２３内に結晶核が発生
し、この結晶核２３から結晶が成長するが、上述のごと
くイオン注入層２８には、イオン注入の時点で既に結晶
核が形成されており、この結晶核からチャネル領域３５
に向かって結晶成長が進み、アモルファスシリコン膜２
３内で自然発生的に結晶核が生じる前にこのアモルファ
スシリコン膜２３が結晶化し、図１(ｄ)および図５に示
すように、チャネル領域３５の中央に結晶粒界２９が存
在する多結晶シリコン層３０が形成される。

【００１９】アモルファスシリコン膜２３内で自然発生
的に結晶核が生じる前にこのアモルファスシリコン膜２
３を結晶化し、チャネル領域３５の中央に結晶粒界２９
が存在する多結晶シリコン層３０を形成する条件は、イ
オン注入量およびゲート電極２５の長さ（図１(ｃ)およ
び図４にＷで示す）により与えられる。図８の「結晶核
なし」の関係から理解できるように、結晶核が自然発生
的に発生して結晶成長が開始するまでには相当の時間が
かかるため（図示例では約16時間）、この時間に対応す
る多結晶シリコン層３０の結晶成長距離の２倍以下にゲ
ート電極２５の長さＷを設定する。例えば、図８の結晶
核ありのデータを用いると、16時間のアニールにより結
晶が成長する距離は約2.0μｍであるから、ゲート電極
２５の長さＷ≦4.0μｍとなる。

【００２０】本実施例では、ゲート電極２５の長さＷが
上述の条件を満足するように定められているので、アモ
ルファスシリコン膜２３内に自然発生的に結晶核が発生
する前にイオン注入層２８から結晶成長が始まり、自然
発生的に結晶核が発生する前にアモルファスシリコン層
２３全体が結晶化されて多結晶シリコン膜３０が形成さ
れる。この際、チャネル領域３５内における結晶成長速
度は均一であると考えて支障ないので、チャネル領域３
５左右から中央に向かう結晶成長は均等に進行し、この
領域３５中央において結晶粒界２９が生じる。

【００２１】(ｅ) 図１(ｅ)および図６に示すように、
ゲート電極２５をマスクとしてイオン打込み法などによ
りＮ型不純物イオンを多結晶シリコン膜３０に注入し、
Ｎ型ソース領域、Ｎ型ドレイン領域３４をそれぞれ形成
する。ついで、ＰＳＧなどの層間絶縁膜３１をＣＶＤ法
により上面に形成する。

【００２２】(ｆ) そして、層間絶縁膜３１にコンタク
トホールを穿設した後、このコンタクトホール内に金属
電極３２を形成し、最後に保護膜３３となる絶縁膜をＣ
ＶＤ法などにより形成すれば、図１(ｆ)および図７に示
すようなＭＯＳトランジスタ３６を製造することができ
る。

【００２３】したがって、本実施例によれば、自然発生
的に結晶核が生じる前にこのアモルファスシリコン膜２
３を結晶化してチャネル領域３５の中央に結晶粒界２９
が存在する多結晶シリコン層３０を形成しており、結晶
粒界２９の個数および位置を厳密に制御した多結晶シリ
コン層３０を形成しているので、ＭＯＳトランジスタの
キャリア移動度といった素子特性のばらつきを十分抑制
することができ、所望の素子特性を得ることが可能とな
る。これにより、ＭＯＳトランジスタの歩留りを向上さ
せることができ、製造コストの低減を図ることが可能と
なる。しかも、結晶核たるイオン注入層２８を形成すべ
き領域はセルフアラインゲートたるゲート電極２５によ
り位置決めされるため、結晶粒界２９の位置制御も容易
である。

【００２４】なお、アニール時間が短い場合、あるいは
ゲート電極２５の長さが大きい場合、図９に示すように
結晶粒界２９がチャネル領域３５内に複数生じてしまう
こともあるが、この場合においても結晶粒界２９の個数
および位置はアニール時間あるいはゲート電極２５の長
さにより定まる特定の個数および位置をとるため、素子
特性のばらつきは依然抑制されている。

【００２５】−第２実施例− 図１０〜図１５を参照して、本発明による半導体装置の
製造方法の第２実施例を説明する。本実施例の製造方法
も、上述の第１実施例と同様にＭＯＳトランジスタの製
造方法であるが、本実施例はいわゆるボトムゲート型の
ＭＯＳトランジスタを製造するための方法である。

【００２６】(ａ) 図１０に示すように、シリコン基板
４１上に酸化シリコン膜４２を形成した後、プラズマＣ
ＶＤ法などによりこの酸化膜４２の上に高濃度アモルフ
ァスシリコン膜等を形成し、不必要な部分をフォトエッ
チ等の手法により除去してゲート電極４３を形成する。
この後、ゲート電極４３の上面および側面に酸化膜４４
を形成する。

【００２７】ゲート電極４３の長さＷは、後述する窒化
シリコン膜からの結晶成長速度を考慮して、上述の第１
実施例と同様にアモルファスシリコン膜内で自然発生的
に結晶核が生じる前にこのアモルファスシリコン膜を結
晶化し、チャネル領域の中央に結晶粒界が存在する多結
晶シリコン層を形成する条件を満足するように定められ
ている。

【００２８】(ｂ) 次に、プラズマＣＶＤ法などにより
窒化シリコン膜を全面に形成した後、この窒化シリコン
膜を反応性イオンエッチングにより選択的にエッチし、
図１１に示すようにゲート電極４３の側壁にのみ窒化シ
リコン膜４５を残してそれ以外の窒化シリコン膜を除去
する。窒化シリコン膜４５は、アモルファスシリコン膜
との境界部において結晶核形成のための化学ポテンシャ
ルエネルギーを低下させる作用を有し、この境界部にお
いて結晶核生成速度を早める。

【００２９】(ｃ) プラズマＣＶＤ法などによりアモル
ファスシリコン膜を全面に形成した後、ＭＯＳトランジ
スタとして使用しない不必要な部分をフォトエッチ等の
手法により除去し、図１２に示すようなアモルファスシ
リコン膜４６を形成する。アモルファスシリコン膜４６
のうち、ゲート電極４３直上の領域はＭＯＳトランジス
タのチャネル領域５５に相当し、ゲート電極４３の左右
の領域はソース領域、ドレイン領域５４に相当する（図
１５参照）。

【００３０】(ｄ) そして、アモルファスシリコン膜４
６を半導体基板４１ごと600℃の温度で数十時間熱処理
して固相成長アニールを行う。アニールによりアモルフ
ァスシリコン膜４６内に結晶核が発生し、この結晶核４
６から結晶が成長するが、上述のごとく窒化シリコン膜
４５に接する部分は他の部分に比較して結晶核発生速度
が速いため、まず窒化シリコン膜４５との境界面におい
て結晶核が選択的に発生してアモルファスシリコン膜４
６が結晶化し、アモルファスシリコン膜４６内で自然発
生的に結晶核が生じる前にこのアモルファスシリコン膜
４６が全て結晶化し、図１３に示すように、チャネル領
域５５の中央に結晶粒界４９が存在する多結晶シリコン
層５０が形成される。

【００３１】(ｅ) 図１４に示すように、イオン打込み
法などによりＮ型不純物イオンを多結晶シリコン膜５０
に注入し、Ｎ型ソース領域、Ｎ型ドレイン領域５４をそ
れぞれ形成する。ついで、ＰＳＧなどの層間絶縁膜５１
をＣＶＤ法により上面に形成する。

【００３２】(ｆ) そして、層間絶縁膜５１にコンタク
トホールを穿設した後、このコンタクトホール内に金属
電極５２を形成し、最後に保護膜５３となる絶縁膜をＣ
ＶＤ法などにより形成すれば、図１５に示すようなＭＯ
Ｓトランジスタ５６を製造することができる。

【００３３】したがって、本実施例によれば、自然発生
的に結晶核が生じる前にこのアモルファスシリコン膜４
６を結晶化してチャネル領域５５の中央に結晶粒界４９
が存在する多結晶シリコン層５０を形成しており、結晶
粒界４９の個数および位置を厳密に制御した多結晶シリ
コン層５０を形成しているので、上述の第１実施例と同
様に素子特性のばらつきを十分抑制することができ、所
望の素子特性を得ることが可能となる。

【００３４】−第２実施例の変形例− 上述の第２実施例においては、結晶核の発生位置はゲー
ト電極４３の長さ方向においてその両端（つまり窒化シ
リコン膜４５との境界）に制御されているが、ゲート電
極４３の幅方向（図１０〜図１５において紙面に直交す
る方向）においては不定であり、結晶核がランダムに発
生する可能性がある。

【００３５】図１６は、第２実施例のＭＯＳトランジス
タ５６を示す平面図である。この図において、５７は電
極用コンタクトホールであり、既に説明した構成要素に
ついては同一の符号を付してその説明を省略する。ま
た、図示の簡略化のために金属配線、保護膜の図示を省
略している。窒化シリコン膜４５はゲート電極４３の長
さ方向全長にわたって延在するため、結晶核はこの長さ
方向に沿ってランダムに発生し、一例として図中５９に
示すような位置に発生する。これら結晶核５９から結晶
が成長すると、ゲート電極４３の幅方向に延在する結晶
粒界４９ａは１つしか存在しないが、ゲート電極４３の
長さ方向に延在する結晶粒界４９ｂは複数存在し得る。
この結晶粒界４９ｂは、ＭＯＳトランジスタ５６のキャ
リア移動度にほとんど影響を及ぼさず、わずかにソース
・ドレイン間リーク電流に影響を及ぼすのみであって素
子特性の劣化を招くことは少ないが、第２実施例と同様
の手法を用いてバイポーラ型半導体装置を製造する場合
はその電流増幅率等に大きな影響を及ぼし得る。

【００３６】そこで、図１７に示すように、反応性イオ
ンエッチングにより窒化シリコン膜を選択的にエッチし
てゲート電極４３の側壁にのみ窒化シリコン膜を残した
後、さらにフォトエッチによりゲート電極４３の長さ方
向中央部にのみ窒化シリコン膜４５´を残す。結晶核５
９は、この窒化シリコン膜４５´とアモルファスシリコ
ン膜４６との境界部たる限られた領域にしか発生せず、
図１７に示すようにソース領域、ドレイン領域５４それ
ぞれに１箇所程度しか発生しない。これにより、チャネ
ル領域５５内の結晶粒界４９をゲート電極４３の幅方向
に延在するもの４９ａのみとすることができ、ＭＯＳト
ランジスタのみならずバイポーラ型半導体装置の素子特
性のばらつきを抑制することが可能となる。なお、上述
の変形例では第２実施例を例にとって説明したが、第１
実施例の構成であっても同様の変形が可能である。

【００３７】−第３実施例− 図１８〜図２５を参照して、本発明による半導体装置の
製造方法の第３実施例を説明する。本実施例の製造方法
も、上述の第１実施例と同様にトップゲート型のＭＯＳ
トランジスタを製造するための方法である。

【００３８】(ａ) まず、図１８に示すように、シリコ
ン基板６１上に酸化シリコン膜６２を形成し、プラズマ
ＣＶＤ法などによりこの酸化膜６２の上にアモルファス
シリコン膜６３を形成する。この後、アモルファスシリ
コン膜６３のうちＭＯＳトランジスタとして使用しない
不必要な部分をフォトエッチ等の手法により除去し、常
圧ＣＶＤ法などによりアモルファスシリコン膜６３の上
面および側面にゲート酸化膜６４を形成する。

【００３９】(ｂ) 次に、図１９に示すように、プラズ
マＣＶＤ法などによりゲート酸化膜６４の上に高濃度ア
モルファスシリコン膜等を形成し、不必要な部分をフォ
トエッチ等の手法により除去してゲート電極６５を形成
する。アモルファスシリコン膜６３のうち、ゲート電極
６５直下の領域はＭＯＳトランジスタのチャネル領域７
５に相当し、ゲート電極６５の左右の領域はソース領
域、ドレイン領域７４に相当する（図２４参照）。この
後、ゲート電極６５の上面および側面に酸化膜６６を形
成する。

【００４０】ゲート電極６５は、後のイオン注入工程、
不純物拡散工程においてセルフアラインマスクとして作
用する。また、ゲート電極６５の長さＷは、後述するレ
ーザ再結晶化層からの結晶成長速度を考慮して、上述の
第１、第２実施例と同様にアモルファスシリコン膜内で
自然発生的に結晶核が生じる前にこのアモルファスシリ
コン膜を結晶化し、チャネル領域の中央に結晶粒界が存
在する多結晶シリコン層を形成する条件を満足するよう
に定められている。

【００４１】(ｃ) 図２０に示すように、ゲート電極６
５をマスクとしてエキシマレーザ、電子ビームなどのエ
ネルギービーム６７をソース領域、ドレイン領域７４と
なるべきアモルファスシリコン膜６３の領域に照射し、
この領域のアモルファスシリコン膜６３を溶融再結晶化
してレーザ再結晶化層６８を形成する。レーザー再結晶
化層６８は多結晶シリコン層であり、この再結晶化層６
８は全体として後述の結晶核として作用する。したがっ
て、本実施例における結晶成長速度は、図９において
「結晶核あり」で示された関係に従う。

【００４２】(ｄ) そして、レーザ再結晶化層６８が形
成されたアモルファスシリコン膜６３を半導体基板６１
ごと600℃の温度で数十時間熱処理して固相成長アニー
ルを行う。アニールによりアモルファスシリコン膜６３
内に結晶核が発生し、この結晶核６３から結晶が成長す
るが、上述のごとくレーザ再結晶化層６８はそのまま結
晶核として作用するため、まず再結晶化層６８との境界
面からチャネル領域７５内に向かって結晶成長が開始
し、アモルファスシリコン膜６３内で自然発生的に結晶
核が生じる前にこのアモルファスシリコン膜６３が結晶
化し、図２１に示すように、チャネル領域７５の中央に
結晶粒界６９が存在する多結晶シリコン層７０が形成さ
れる。

【００４３】(ｅ) 図２２に示すように、ゲート電極６
５をマスクとしてイオン打込み法などによりＮ型不純物
イオンを多結晶シリコン膜７０に注入し、Ｎ型ソース領
域、Ｎ型ドレイン領域７４をそれぞれ形成する。つい
で、ＰＳＧなどの層間絶縁膜７１をＣＶＤ法により上面
に形成する。

【００４４】(ｆ) そして、層間絶縁膜７１にコンタク
トホールを穿設した後、このコンタクトホール内に金属
電極７２を形成し、最後に保護膜７３となる絶縁膜をＣ
ＶＤ法などにより形成すれば、図２３に示すようなＭＯ
Ｓトランジスタ７６を製造することができる。

【００４５】したがって、本実施例によれば、自然発生
的に結晶核が生じる前にこのアモルファスシリコン膜６
３を結晶化してチャネル領域７５の中央に結晶粒界６９
が存在する多結晶シリコン層７０を形成しており、結晶
粒界６９の個数および位置を厳密に制御した多結晶シリ
コン層７０を形成しているので、上述の第１、第２実施
例と同様に素子特性のばらつきを十分抑制することがで
き、所望の素子特性を得ることが可能となる。

【００４６】特に、本実施例によれば、ゲート電極６５
の幅方向（図１８〜図２３において紙面に直交する方
向）に延在する結晶粒界６９の制御も行うことができ
る、という利点がある。これを、第１実施例と比較して
説明する。図２４は、第１実施例のＭＯＳトランジスタ
３６を上から見た状態を示す概念図である。この図にお
いて、３７は電極用コンタクトホールであり、既に説明
した構成要素については同一の符号を付してその説明を
省略する。また、図示の簡略化のために金属配線、保護
膜の図示を省略しており、かつ、本来はゲート電極２５
の下に隠れている結晶粒界２９も明示してある。

【００４７】イオン注入層２８はソース領域、ドレイン
領域３４に対応する領域全体に形成され、チャネル領域
３５との境界部はゲート電極２５の幅方向全長にわたっ
て延在するため、結晶核はこの幅方向に沿ってランダム
に発生し、一例として図中３９に示すような位置に発生
する。これら結晶核３９から結晶が成長すると、ゲート
電極２５の幅方向に延在する結晶粒界２９ａは１つしか
存在しないが、ゲート電極２５の長さ方向に延在する結
晶粒界２９ｂは複数存在し得る。この結晶粒界２９ｂ
は、上述のごとくＭＯＳ型半導体装置の素子特性の劣化
を招くことは少ないが、第１実施例と同様の手法を用い
てバイポーラ型半導体装置を製造する場合はその電流増
幅率等に大きな影響を及ぼし得る。

【００４８】しかしながら、図２５に示すように、第３
実施例の構成においては上述のごとくレーザ再結晶化層
６８は全体として１つの結晶核（すなわち面状核）とし
て作用するため、ゲート電極６５の幅方向に沿っても均
一な結晶成長が行われ、図示のようにチャネル領域７５
内の結晶粒界６９をゲート電極６５の幅方向に延在する
もの６９ａのみとすることができる。これにより、ＭＯ
Ｓトランジスタのみならずバイポーラ型半導体装置の素
子特性のばらつきを抑制することが可能となる。なお、
図中７７は電極用コンタクトホールである。

【００４９】−第４実施例− 図２６は、本発明による半導体装置の製造方法の第４実
施例により製造されたバイポーラトランジスタを示す断
面図、図２７は同概念平面図である。本実施例の製造方
法は、いわゆる二重拡散法を用いた横型バイポーラトラ
ンジスタを製造するための方法である。製造方法の詳細
は、たとえば米国特許第4,897,698号に開示されてお
り、本実施例ではその概略のみ説明する。

【００５０】まず、シリコン基板８１上に酸化シリコン
膜８２を形成し、プラズマＣＶＤ法などによりこの酸化
膜８２の上にアモルファスシリコン膜を形成する。この
後、アモルファスシリコン膜にＮ型不純物を導入してこ
のアモルファスシリコン膜をＮ^-型にドープしてから、
アモルファスシリコン膜のうちバイポーラトランジスタ
として使用しない不必要な部分をフォトエッチ等の手法
により除去し、常圧ＣＶＤ法などによりアモルファスシ
リコン膜の上面および側面に酸化膜８４を形成する。

【００５１】次に、酸化膜８４の上にマスク８５を形成
し、不必要な部分をフォトエッチ等の手法により除去す
る。マスク８５の長さＷは、イオン注入層からの結晶成
長速度を考慮して、上述の第１〜第３実施例と同様にア
モルファスシリコン膜内で自然発生的に結晶核が生じる
前にこのアモルファスシリコン膜を結晶化し、マスク８
５直下の領域の中央に結晶粒界が存在する多結晶シリコ
ン層を形成する条件を満足するように定められている。

【００５２】この後、イオン打込み法などによりイオン
をマスク８５の両側にあるアモルファスシリコン膜に注
入し、イオン注入層を形成する。そして、イオン注入さ
れたアモルファスシリコン膜を半導体基板８１ごと600
℃の温度で数十時間熱処理して固相成長アニールを行
う。イオン注入層は、上述のごとく結晶核が既に形成さ
れているため、アモルファスシリコン膜内へ結晶成長が
起こり、アモルファスシリコン膜内で自然発生的に結晶
核が生じる前にこのアモルファスシリコン膜が結晶化
し、マスク８５直下の領域の中央に結晶粒界８９が存在
する多結晶シリコン層９０が形成される。

【００５３】さらに、別のマスクを用いてマスク８５の
片側（図示例では左側）の多結晶シリコン層９０からＰ
型不純物を拡散し、マスク８５直下の領域にまで至るＰ
型ベース領域９１を形成する。ついで、マスク８５の両
側の多結晶シリコン層９０からＮ型不純物を注入し、こ
のマスク８５の両側にそれぞれＮ⁺型エミッタ領域９
２、Ｎ⁺型コレクタコンタクト領域９３をそれぞれ形成
する。なお、マスク８５直下に残された多結晶シリコン
層９０はコレクタ領域９４となる。ついで、ＰＳＧなど
の層間絶縁膜９５をＣＶＤ法により上面に形成する。

【００５４】そして、層間絶縁膜９５にコンタクトホー
ル９６を穿設した後、このコンタクトホール９６内に金
属電極９７を形成し、最後に保護膜９８となる絶縁膜を
ＣＶＤ法などにより形成すれば、図２６および図２７に
示すようなバイポーラトランジスタ９９を製造すること
ができる。

【００５５】したがって、本実施例によれば、自然発生
的に結晶核が生じる前にアモルファスシリコン膜を結晶
化してマスク８５直下の領域の中央に結晶粒界８９が存
在する多結晶シリコン層９０を形成しており、結晶粒界
８９の個数および位置を厳密に制御した多結晶シリコン
層９０を形成しているので、上述の第１、第２実施例と
同様にバイポーラトランジスタの電流増幅率といった素
子特性のばらつきを十分抑制することができ、所望の素
子特性を得ることが可能となる。

【００５６】加えて、本実施例では、結晶粒界８９がマ
スク８５直下の領域の中央位置に制御されているので、
ベース領域９１の拡散時にこの領域９１が結晶粒界８９
に到達することがない。したがって、結晶粒界８９の存
在しない結晶性のよい部分にベース領域９１を必ず形成
することができ、特性のきわめて良好なバイポーラ型半
導体装置を製造することができる、という利点がある。
なお、本実施例ではイオン注入層を形成して結晶核を発
生させていたが、上述の第３実施例のようにレーザ照射
により再結晶化層を形成して結晶核を設けてもよい。

【００５７】−第５実施例− 上述の各実施例では、チャネル領域などの両側から結晶
成長を行ってこの領域の中央に結晶粒界を形成していた
が、チャネル領域などの長さが十分狭くて結晶成長距離
を上回るのであれば、この領域の片側からのみ結晶成長
を行ってもよい。

【００５８】図２８に示す例では、上述の第２実施例に
おいて、ゲート電極４３の側壁の片側にのみ窒化シリコ
ン膜４５を形成し、この窒化シリコン膜４５からのみ結
晶成長を行っている。この際、素子の左右形状を対称に
するため、一方のゲート電極４３の側壁４３ａを異方性
エッチングにより垂直に形成して窒化シリコン膜４５を
形成し、他方の側壁４３ｂを等方性エッチングにより斜
めに形成する。上述の各実施例と同様に、アモルファス
シリコン膜４６を半導体基板４１ごと600℃の温度で数
十時間熱処理して固相成長アニールを行うと、まず窒化
シリコン膜４５との境界面において結晶核が選択的に発
生してアモルファスシリコン膜４６が結晶化する。そし
て、アモルファスシリコン膜４６内で自然発生的に結晶
核が生じる前にこのアモルファスシリコン膜４６が全て
結晶化し、図２９に示すように、チャネル領域５５を越
えて一方のソース領域またはドレイン領域５４（図示例
では右側の領域）に結晶粒界４９が存在する多結晶シリ
コン層５０が形成される。

【００５９】アモルファスシリコン膜４６内で自然発生
的に結晶核が生じる前にこのアモルファスシリコン膜４
６を結晶化し、チャネル領域５５を越えて一方のソース
領域またはドレイン領域５４に結晶粒界４９が存在する
多結晶シリコン層５０を形成する条件は、第２実施例と
同様にゲート電極４３の長さにより与えられる。すなわ
ち、結晶核が自然発生的に生じて結晶成長が開始するま
での時間を求め、この時間内で成長する結晶の距離以下
となるようにゲート電極４３の長さを設定すればよい。

【００６０】また、図３０に示す例では、上述の第３実
施例において、マスク７９を用いてソース領域、ドレイ
ン領域７４の一方にのみレーザ再結晶化層６８を形成
し、このレーザ再結晶化層６８からのみ結晶成長を行っ
ている。この状態で、上述の各実施例と同様に、アモル
ファスシリコン膜６３を半導体基板６１ごと600℃の温
度で数十時間熱処理して固相成長アニールを行うと、ま
ず再結晶化層６８との境界面からチャネル領域７５内に
向かって結晶成長が開始し、アモルファスシリコン膜６
３内で自然発生的に結晶核が生じる前にこのアモルファ
スシリコン膜６３が結晶化し、図３１に示すように、チ
ャネル領域７５を越えて一方のソース領域またはドレイ
ン領域７４（図示例では右側の領域）に結晶粒界６９が
存在する多結晶シリコン層７０が形成される。

【００６１】なお、アモルファスシリコン膜６３内で自
然発生的に結晶核が生じる前にこのアモルファスシリコ
ン膜６３を結晶化し、チャネル領域７５を越えて一方の
ソース領域またはドレイン領域７４に結晶粒界６９が存
在する多結晶シリコン層７０を形成する条件は図２８に
示す例と同様であるので説明を省略する。

【００６２】したがって、本実施例によれば、自然発生
的に結晶核が生じる前にこのアモルファスシリコン膜４
６、６３を結晶化してチャネル領域５５、７５を越えて
一方のソース領域またはドレイン領域５４、７４に結晶
粒界４９、６９が存在する多結晶シリコン層５０、７０
をを形成しており、結晶粒界６９の個数および位置を厳
密に制御した多結晶シリコン層７０を形成しているの
で、上述の第１〜第４実施例と同様に素子特性のばらつ
きを十分抑制することができ、所望の素子特性を得るこ
とが可能となる。

【００６３】特に、本実施例では活性領域たるチャネル
領域５５、７５に結晶粒界４９、６９が存在しないよう
にこの結晶粒界４９、６９の位置を制御しているので、
特性のきわめて良好なＭＯＳ型半導体装置を製造するこ
とができる、という利点がある。また、図３８の断面図
に示すように図３１のソース領域，ドレイン領域７４を
エミッタ領域，コレクタ領域１０１と置き換え、チャネ
ル領域７５をベース領域１０２と置き換え、さらに図３
９に示すようにベース領域からの電極引出し領域１０３
を形成すると本実施例に示した結晶粒界制御手法を用い
たラテラル型バイポーラトランジスタを形成することが
できる。以上の説明において、イオン注入層２８、窒化
シリコン膜４５、レーザ再結晶化層６８はそれぞれ結晶
制御領域を構成している。

【００６４】なお、本発明の半導体装置の製造方法は、
その細部が上述の各実施例に限定されず、種々の変形が
可能である。一例として、各実施例はＭＯＳ型半導体装
置、バイポーラ型半導体装置のいずれにも適用可能であ
る。また、上述の実施例ではＮ型、またはＮＰＮ型の半
導体装置について説明したが、Ｐ型、ＰＮＰ型の半導体
装置であってもよく、導電型には限定はない。さらに、
上述の第４実施例は二重拡散型バイポーラトランジスタ
の製造方法に適用されていたが、これ以外の方式のバイ
ポーラトランジスタの製造方法にも適用可能である。加
えて、注入すべきイオンの種類はシリコンイオンに限定
されず、リン，ボロン，ひ素，ゲルマニウム等のイオン
であってもよい。

【００６５】

【発明の効果】以上詳細に説明したように、本発明によ
れば、結晶制御領域から結晶成長が進行してマスク直下
の略全領域が結晶化されるまでの時間が、結晶制御領域
を形成しない場合にマスク直下の領域で結晶化が始まる
までの時間より短くなるようにマスク長を設定したの
で、このマスク直下の領域では結晶制御領域から結晶成
長が進行して結晶化され、その領域内だけで結晶化が始
まらない。したがって、結晶制御領域がマスクの片側に
のみ設けられた場合はマスク直下の領域内に結晶粒界は
存在せず、マスクの両側に設けられた場合はマスク直下
の領域の中央にのみ結晶粒界が存在する。このように、
本発明によれば、マスク直下の領域内に存在する結晶粒
界の個数を極めて少なく（存在しないあるいは１個のみ
と）することができるとともに、結晶制御領域の位置に
より結晶粒界の位置を厳密に制御することが可能とな
る。これにより、キャリア移動度、電流増幅率といった
素子特性のばらつきを十分抑制することができ、所望の
素子特性を得ることが可能となるとともに半導体装置の
歩留りを向上させることができ、製造コストの低減を図
ることが可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例であるＭＯＳトランジスタ
の製造方法を説明するための工程図である。

【図２】図１と同様の工程図である。

【図３】図１と同様の工程図である。

【図４】図１と同様の工程図である。

【図５】図１と同様の工程図である。

【図６】図１と同様の工程図である。

【図７】図１と同様の工程図である。

【図８】固相成長アニール時間と結晶成長距離との関係
を示す図である。

【図９】第１実施例の変形例により製造されたＭＯＳト
ランジスタを示す断面図である。

【図１０】本発明の第２実施例であるＭＯＳトランジス
タの製造方法を説明するための工程図である。

【図１１】図１０と同様の工程図である。

【図１２】図１０と同様の工程図である。

【図１３】図１０と同様の工程図である。

【図１４】図１０と同様の工程図である。

【図１５】図１０と同様の工程図である。

【図１６】第２実施例の製造方法により製造されたＭＯ
Ｓトランジスタを示す概念平面図である。

【図１７】第２実施例の変形例により製造されたＭＯＳ
トランジスタを示す概念平面図である。

【図１８】本発明の第３実施例であるＭＯＳトランジス
タの製造方法を説明するための工程図である。

【図１９】図１８と同様の工程図である。

【図２０】図１８と同様の工程図である。

【図２１】図１８と同様の工程図である。

【図２２】図１８と同様の工程図である。

【図２３】図１８と同様の工程図である。

【図２４】第１実施例の製造方法により製造されたＭＯ
Ｓトランジスタを示す概念平面図である。

【図２５】第３実施例の製造方法により製造されたＭＯ
Ｓトランジスタを示す概念平面図である。

【図２６】本発明の第４実施例であるバイポーラトラン
ジスタの製造方法により製造されたバイポーラトランジ
スタを示す断面図である。

【図２７】バイポーラトランジスタの概念平面図であ
る。

【図２８】本発明の第５実施例であるＭＯＳトランジス
タの製造方法を説明するための工程図である。

【図２９】図２８と同様の工程図である。

【図３０】第５実施例の変形例であるＭＯＳトランジス
タの製造方法を説明するための工程図である。

【図３１】図３０と同様の工程図である。

【図３２】従来のＭＯＳトランジスタの製造方法の一例
を説明するための工程図である。

【図３３】図３２と同様の工程図である。

【図３４】図３２と同様の工程図である。

【図３５】図３２と同様の工程図である。

【図３６】従来のＭＯＳトランジスタの製造方法の他の
例を説明するための断面図である。

【図３７】熱処理時間と結晶化割合との関係を示す図で
ある。

【図３８】本発明が適用されたバイポーラトランジスタ
を示す断面図である。

【図３９】同バイポーラトランジスタの平面図である。

【符号の説明】

２１、４１、６１、８１ シリコン基板 ２２、４２、６２、８２ 酸化膜 ２３、４６、６３ アモルファスシリコン層 ２４、４４、６４ ゲート酸化膜 ２５、４３、６５ ゲート電極 ２７ イオン ２８ イオン注入層 ２９、４９、６９、８９ 結晶粒界 ３０、５０、７０、９０ 多結晶シリコン層 ３４、５４、７４ ソース領域、ドレイン領域 ３５、５５、７５ チャネル領域 ４５ 窒化シリコン膜 ３９、５９ 結晶核 ６７ エネルギービーム ６８ 再結晶化層 ７９、８５ マスク ９１ ベース領域 ９２ エミッタ領域 ９３ コレクタ領域 ９４ コレクタコンタクト領域

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ゲートによりその領域が定められるチャ
   ネル領域を挾んでソース領域、ドレイン領域がそれぞれ
   形成されたＭＯＳ型半導体装置の製造方法において、 半導体基板上に形成された非晶質半導体層のうちソース
   領域、ドレイン領域となるべき領域の少なくとも一方に
   結晶制御領域を形成する工程と、 前記結晶制御領域からチャネル領域となるべき領域に向
   けて結晶成長を進行させて多結晶半導体層を形成する工
   程と、 前記チャネル領域となるべき領域を挾んでソース領域、
   ドレイン領域をそれぞれ形成する工程とを備え、 前記結晶制御領域から結晶成長が進行して前記チャネル
   領域の略全領域が結晶化されるまでの時間が、前記結晶
   制御領域を形成しない場合に前記チャネル領域で結晶化
   が始まるまでの時間より短くなるように前記ゲート長を
   設定したことを特徴とする半導体装置の製造方法。
2. 【請求項２】 半導体層上に形成されたマスクの直下の
   領域の少なくとも一部にベース領域が形成され、このベ
   ース領域を挾んでエミッタ領域およびコレクタ領域がそ
   れぞれ形成されたバイポーラ型半導体装置の製造方法に
   おいて、 半導体基板上の非晶質半導体層のうちエミッタ領域とな
   るべき領域に結晶制御領域を形成する工程と、 前記結晶制御領域からベース領域となるべき領域に向け
   て結晶成長を進行させて多結晶半導体層を形成する工程
   と、 前記マスクを用いてエミッタ領域となるべき領域から不
   純物を導入し、少なくともその一部が前記マスク直下の
   領域にまで至るベース領域を形成する工程と、 前記マスクを用いて不純物を導入し、前記マスク直下の
   領域内に前記ベース領域を残した状態でエミッタ領域お
   よびコレクタ領域をそれぞれ形成する工程とを備え、 前記結晶成長工程における結晶粒界が前記ベース領域と
   前記コレクタ領域との接合部よりもコレクタ領域側に入
   るように前記結晶成長条件を定めたことを特徴とする半
   導体装置の製造方法。
3. 【請求項３】 マスクによりその領域が規定される活性
   領域を挾んで２つの接合領域が形成された半導体装置の
   製造方法において、 半導体基板上の非晶質半導体層のうち前記接合領域とな
   るべき領域の少なくとも一方に結晶制御領域を形成する
   工程と、 前記結晶制御領域から前記活性領域に向けて結晶成長を
   進行させて多結晶半導体層を形成する工程とを備え、 前記結晶制御領域から結晶成長が進行して前記活性領域
   の略全領域が結晶化されるまでの時間が、前記結晶制御
   領域を形成しない場合に前記活性領域で結晶化が始まる
   までの時間より短くなるように前記マスクの長さを設定
   したことを特徴とする半導体装置の製造方法。
4. 【請求項４】 請求項１、２または３に記載の半導体装
   置の製造方法において、 前記結晶制御領域は、前記非晶質半導体層にイオンを注
   入して形成したイオン注入層であることを特徴とする半
   導体装置の製造方法。
5. 【請求項５】 請求項１、２または３に記載の半導体装
   置の製造方法において、 前記結晶制御領域は、前記非晶質半導体層との境界面に
   おいて結晶核形成のための化学的ポテンシャルが前記非
   晶質半導体層内のそれよりも低い領域であることを特徴
   とする半導体装置の製造方法。
6. 【請求項６】 請求項１、２または３に記載の半導体装
   置の製造方法において、 前記結晶制御領域は、前記非晶質半導体層の少なくとも
   一方の側の領域にエネルギービームを照射して形成した
   再結晶化領域であることを特徴とする半導体装置の製造
   方法。