JPH06267984A

JPH06267984A - 半導体装置の製造方法

Info

Publication number: JPH06267984A
Application number: JP5588293A
Authority: JP
Inventors: Yasukazu Iwasaki; 靖和岩崎; Toshiaki Shinohara; 俊朗篠原
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1993-03-16
Filing date: 1993-03-16
Publication date: 1994-09-22

Abstract

(57)【要約】【目的】多結晶半導体内の結晶粒界の位置を厳密にか
つ簡易に制御することにより装置特性のばらつきを抑制
する。【構成】ゲート３３によりその領域が定められるチャ
ネル領域４０を挾んでソース領域、ドレイン領域３９が
それぞれ形成されたＭＯＳ型半導体装置４３の製造方法
において、半導体基板３０上に形成された非晶質半導体
層３１上にゲート３３を形成し、ゲート３３をマスクと
して、ソース領域、ドレイン領域３９となるべき領域の
うち少なくともいずれか一方の領域の非晶質半導体層３
１上に、この非晶質半導体層３１を再結晶化させるため
の核となる結晶子３５を形成し、さらに、結晶子３５か
らチャネル領域４０となるべき領域に向けて結晶成長を
進行させて多結晶半導体層３６を形成した後、チャネル
領域４０となるべき領域を挾んでソース領域、ドレイン
領域３９をそれぞれ形成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、素子特性のばらつきを
抑制した半導体装置を製造することの可能な方法につい
てのものである。

【０００２】

【従来の技術】ＳＯＩ（Silicon on Insulator）デバイ
スにおいて絶縁膜上に形成された単結晶薄膜に半導体装
置を形成すれば、高性能（高スピード）で信頼性の高い
デバイスを実現できるが、単結晶薄膜を用いたＳＯＩデ
バイスはコストが高く、未だに実用的でない。したがっ
て、絶縁膜上に多結晶（ポリ）シリコン膜を形成し、こ
の多結晶シリコン膜を用いて半導体装置を形成する手法
が多用されている。

【０００３】図６は、半導体装置のうちＭＯＳトランジ
スタの従来の製造方法の一例を説明するための工程図で
ある。まず、図６(ａ)に示すように、絶縁膜２を有する
シリコン基板１上に、ＳiＨ₄、Ｓi₂Ｈ₆を用いた減圧Ｃ
ＶＤ法などによりアモルファス（非晶質）シリコン層３
を形成し、この上にゲート酸化膜５を形成する。つい
で、ゲート酸化膜５上にゲート電極４を形成し、その表
面に絶縁層９を形成する。次いで、アモルファスシリコ
ン層３を基板１ごと600℃の温度で熱処理して固相成長
アニールを行い、このアモルファスシリコン層３を結晶
化させて図６(ｂ)に示すように多結晶シリコン層６を形
成する。さらに、ゲート電極４をマスクとしてこの両側
の多結晶シリコン層６にＮ型不純物イオンを注入し、図
６(ｃ)に示すようにＮ型ソース領域１３およびＮ型ドレ
イン領域１５を形成する。この後、表面全体に保護膜７
を形成する。そして、保護膜７、ゲート酸化膜５のエッ
チングを行ってコンタクトホールを形成し、このコンタ
クトホール内にソースコンタクト電極１１およびドレイ
ンコンタクト電極１２を形成する。最後に、保護膜８を
表面全体に形成すれば、図６(ｄ)に示すようなＭＯＳト
ランジスタを絶縁膜上に形成することができる。この
際、ゲート電極４直下の多結晶シリコン層６はＭＯＳト
ランジスタのチャネル領域１４とされる。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た従来のＭＯＳトランジスタの製造方法にあっては、熱
処理によりアモルファスシリコン層３に固相成長アニー
ルを行うと、結晶成長の核となる結晶核がアモルファス
シリコン層３内にランダムに出現し、これら結晶核から
シリコン結晶の成長が開始してしまうので、結晶粒界の
発生、個数および位置が個々の多結晶シリコン層６によ
り異なっていた。結晶粒界ではキャリアの捕獲が起こ
り、このため結晶粒界が正または負に帯電してキャリア
の伝導を妨げるポテンシャル障壁（バリア）を形成す
る。このポテンシャルバリアによりシリコン層６のキャ
リア移動度が低下するため、結晶粒界の個数、位置が異
なればシリコン層６のキャリア移動度、ひいてはＭＯＳ
トランジスタの素子特性がばらつく結果となる。特に、
近年の短チャネル化の要請からゲート長が短くなると、
チャネル領域１４内において結晶粒界が存在する場合と
しない場合とが生じうる。

【０００５】このような半導体装置の素子特性のばらつ
きを抑制するため、絶縁基板上の所定位置に結晶核発生
速度の速い材料（たとえば窒化シリコン）からなる膜を
部分的に形成し、この上にアモルファスシリコン膜を形
成した後で上述の固相成長アニールを施し、結晶粒界の
形成される位置を制御する技術が提案されている（1990
年固体素子材料コンファレンスアブストラクト集pp.116
0〜参照）。しかしながら、上述の技術においては、固
相成長アニールを行った後に素子形成用のマスクを形成
せねばならず、実際の結晶粒界の位置を考慮しつつマス
ク合わせをする必要があるため、マスク合わせ精度の誤
差のために半導体装置内における結晶粒界の位置を厳密
に制御することが困難であった。特に、通常の固相成長
法における結晶成長距離は〜１μｍ程度であり、このよ
うな微小距離に対してマスク合わせを行うのは非常に困
難である。

【０００６】また、アモルファスシリコン膜内で選択的
に結晶核を形成する技術も提案されている（特開平3-21
8640号公報、特開平3-104170号公報参照）。特開平3-21
8640号公報に開示された技術は、図７に示すように、基
板１６上に形成されたアモルファスシリコン膜１７のう
ちソース領域、ドレイン領域となるべき領域１８にＢ⁺
（ボロン）やＢＦ₂ ⁺などのイオンを注入した後、熱処理
によりアモルファスシリコン膜１７内で固相結晶成長さ
せて多結晶シリコンからなるソース領域、ドレイン領域
および活性領域を形成するものである。図８に示すよう
に、Ｂ⁺イオンが注入された領域１８は、イオンが注入
されていない領域１９に比較して結晶核の発生および結
晶成長速度が速いため、熱処理を施すと最初はイオン注
入領域１８のみで結晶核が発生し、この領域１８からイ
オン未注入領域１９に向けて結晶が成長する。したがっ
て、アモルファスシリコン膜１７内で選択的に結晶核を
形成することができ、素子特性のばらつきを抑制するこ
とが可能となる。また、特開平3-104170号公報に開示さ
れた技術は、図９(ａ)に示すように基板２０上にアモル
ファスシリコン層２１を形成した後、同図(ｂ)に示すよ
うにアモルファスシリコン層２１上にレジスト層２２を
形成してからＳi⁺イオンを注入し、レジスト層２２直下
の領域に比較して他の領域のアモルファスシリコン層２
１の結晶核密度を低下させた状態で熱アニール処理を行
うことにより巨大粒径を有するポリシリコン層２３を得
るものである。しかしながら、特開平3-218640号公報の
技術にあっても、多結晶シリコン膜内における結晶粒界
の位置を積極的に制御していないので、素子特性のばら
つきを十分に抑制することができなかった。また、特開
平3-104170号公報の技術では、アモルファスシリコン層
内で選択的に結晶核密度に差が生じる領域を形成して巨
大粒径を有するポリシリコン層を形成してはいるもの
の、巨大粒径を有するポリシリコン層を形成する工程の
後に通常の素子形成工程が行われているために巨大粒径
を有する領域にＭＯＳトランジスタのチャネル領域、バ
イポーラトランジスタのベース領域等を位置合わせする
工程が必要であり、高精度な位置合わせが要求されると
ともに位置ずれの問題が避けられなかった。

【０００７】本発明の目的は、多結晶半導体内の結晶粒
界の位置を厳密にかつ簡易に制御することにより装置特
性のばらつきを抑制することの可能な半導体装置の製造
方法を提供することにある。

【０００８】

【課題を解決するための手段】一実施例を示す図１に対
応付けて説明すると、本発明は、ゲート３３によりその
領域が定められるチャネル領域４０を挾んでソース領
域、ドレイン領域３９がそれぞれ形成されたＭＯＳ型半
導体装置４３の製造方法に適用される。そして、上述の
目的は、半導体基板３０上に形成された非晶質半導体層
３１上にゲート３３を形成し、前記ゲート３３をマスク
として、前記ソース領域、ドレイン領域３９となるべき
領域のうち少なくともいずれか一方の領域の前記非晶質
半導体層３１上に、この非晶質半導体層３１を再結晶化
させるための核となる結晶子３５を形成し、さらに、前
記結晶子３５から前記チャネル領域４０となるべき領域
に向けて結晶成長を進行させて多結晶半導体層３６を形
成した後、前記チャネル領域４０となるべき領域を挾ん
で前記ソース領域、ドレイン領域３９をそれぞれ形成す
ることにより達成される。

【０００９】

【作用】ソース領域、ドレイン領域３９となるべき領域
のうち少なくともいずれか一方の領域の非晶質半導体層
３１上に、この非晶質半導体層３１を再結晶化させるた
めの核となる結晶子３５が形成されているので、非晶質
半導体層３１の再結晶化は結晶子３５に接する部分から
まず開始され、チャネル領域４０となるべき領域の内部
に向かって進行する。このため、チャネル領域４０内の
結晶粒界３７は、チャネル領域４０とソース領域、ドレ
イン領域３９との境界Ｂに略平行でかつこの境界Ｂから
略等距離の位置に形成、制御される。なお、本発明の構
成を説明する上記課題を解決するための手段と作用の項
では、本発明を分かり易くするために実施例の図を用い
たが、これにより本発明が実施例に限定されるものでは
ない。

【００１０】

【実施例】

−第１実施例− 図１〜図３を参照して、本発明による半導体装置の製造
方法の第１実施例を説明する。本実施例の製造方法は、
いわゆるトップゲート型のＭＯＳトランジスタを製造す
るための方法である。

【００１１】(ａ) まず、図１(ａ)および図２(ａ)に示
すように、絶縁物基板（あるいは表面に酸化膜が形成さ
れたシリコン基板）３０の上にアモルファスシリコン膜
３１を形成する。アモルファスシリコン膜３１は、プラ
ズマＣＶＤ法や減圧ＣＶＤ法などの既知の方法により形
成する。この後、アモルファスシリコン膜３１のうちＭ
ＯＳトランジスタとして使用しない不必要な部分をフォ
トエッチ等の手法により除去し、常圧ＣＶＤ法などによ
りアモルファスシリコン膜３１の上面および側面にゲー
ト酸化膜３２を形成する。

【００１２】(ｂ) 次に、図１(ｂ)および図２(ｂ)に示
すように、プラズマＣＶＤ法などによりゲート酸化膜３
２の上に高濃度アモルファスシリコン膜等を形成し、不
必要な部分をフォトエッチ等の手法により除去してゲー
ト電極３３を形成する。アモルファスシリコン膜３２の
うち、ゲート電極３３直下の領域はＭＯＳトランジスタ
のチャネル領域４０に相当し、ゲート電極３３の左右の
領域はソース領域、ドレイン領域３９に相当する（図１
(ｆ)および図３(ｃ)参照）。この後、ゲート電極３３の
上面および側面に酸化膜３４を形成する。ゲート電極３
３は、後の結晶成長工程、不純物拡散工程においてセル
フアラインゲートとして作用する。

【００１３】(ｃ) 図１(ｃ)および図２(ｃ)に示すよう
に、ゲート電極３３およびその側面にある酸化膜３４を
マスクとして、反応性イオンエッチング（ＲＩＥ）等に
より異方性（ここではゲート酸化膜３２の深さ方向）エ
ッチングを行い、アモルファスシリコン膜３１の上面に
あるゲート酸化膜３２のうちゲート電極３３直下の領域
を除く部分（図中に領域３２′として示す）を除去す
る。本工程で除去された部分３２′のゲート酸化膜３２
は、上述のごとくソース領域、ドレイン領域３９となる
べき領域に対応する部分である。なお、本工程では酸化
膜３４のうちゲート電極３３の上面にある部分（図中に
領域３４′として示す）も同時に除去されるが、後述の
ごとくこの領域３４′の酸化膜がこの時点で除去されて
いても素子特性等への影響はない。

【００１４】(ｄ) 図１(ｄ)および図３(ａ)に示すよう
に、ソース領域、ゲート領域３９となるべき領域のアモ
ルファスシリコン膜３１上を含む絶縁体基板３０上の領
域にシリコンの結晶子３５を多数形成した後、基板３０
ごと結晶子３５を熱アニール処理してこの結晶子３５を
再結晶化して単結晶に近い結晶核とする。

【００１５】結晶子の形成方法および熱アニール処理方
法はスパッタ法、ＣＶＤ法などにより形成され、その具
体的な方法の一例としては、本出願人が先に提案した方
法（特開平1-248511号公報参照）が挙げられる。簡単に
説明すると、ＣＶＤ装置内で1000℃程度に加熱された基
板３０に対してＨＣlガスおよびＳiＨ₄ガスを供給して
ＣＶＤ反応を行わせ、多数の結晶子３５をアモルファス
シリコン膜３１上などに形成した後、1000℃程度の温度
を維持しながらＨＣlガスにより結晶子３５をエッチン
グ処理して核径および形成密度を適切に制御する。結晶
子３５の核径および形成密度は、ＭＯＳトランジスタの
チャネル領域４０およびソース領域、ドレイン領域３９
内に存在すべき結晶粒界の個数等を考慮して定められ
る。この後、Ｈeガス、Ｎ₂ガス等の不活性ガスを供給し
つつ1200℃程度の温度で５時間ほど熱アニール処理を行
い、結晶子３５の再結晶化を行う。結晶子の大きさには
極めて小さなクラスター状のもの（数十〜数百オングス
トローム）から粒状のもの（数十〜数百ミクロン）まで
あるが、後述するアモルファスシリコン膜３１の再結晶
化のためにはサブミクロンオーダーまでの大きさが好ま
しい。

【００１６】単結晶に近い結晶子３５は、アモルファス
シリコン膜３１が再結晶する際に結晶核として作用し、
再結晶化を促進する。図４は、結晶成長工程の一例であ
る固相成長アニール時間とアモルファスシリコン内にお
けるシリコン多結晶成長距離との関係を示す図である。
アニール時間とアモルファスシリコン内におけるシリコ
ン多結晶成長距離との間には比例関係があり、結晶核の
有無によってその関係は異なる。具体的には、結晶核が
既にアモルファスシリコン内に存在する場合は、結晶核
が存在しない場合に比較して結晶成長が早く開始し、同
じアニール時間であれば結晶成長距離は長くなる。

【００１７】(ｅ) そして、上面に結晶核となる結晶子
３５が形成されたアモルファスシリコン膜３１を基板３
０ごと600℃程度の温度で数十時間熱処理して固相成長
アニールを行う。この際、ソース領域、ドレイン領域３
９となるべき領域のアモルファスシリコン膜３１の上に
は既に結晶核たる結晶子３５が形成されているため、熱
アニール処理によりこれら領域３９内の結晶子３５から
まず結晶成長が始まる。また、チャネル領域４０となる
べき領域ではこの領域とソース領域、ドレイン領域３９
となるべき領域との境界（図１(ｄ)および図３(ａ)に点
線Ｂで示す）から結晶成長が始まり、チャネル領域４０
内に向かって結晶成長が進む。そして、ある時間遅れを
もってアモルファスシリコン膜３１内でも自然発生的に
結晶核が生じ、この結晶核からも結晶が成長するが、こ
の時間遅れの間に結晶核３５からの結晶成長距離が十分
長くなり、チャネル領域４０となるべき領域では結晶子
３５から成長した結晶が優勢となって結晶粒径が大き
く、結晶粒界が少数個しか形成されない。一方、ソース
領域、ドレイン領域３９となるべき領域では結晶子３５
が多数存在するため、結晶粒径は比較的小さくなる。こ
のようにして、図１(ｅ)および図３(ｂ)に示すように、
チャネル領域４０となるべき領域４０′では結晶粒径が
大きく、ソース領域、ドレイン領域３９となるべき領域
３９′では比較的結晶粒径の小さい多結晶シリコン膜３
６が形成される。

【００１８】本実施例では、アモルファスシリコン膜３
１内で自然発生的に結晶核が生じる前にこのアモルファ
スシリコン膜３１を結晶化し、チャネル領域４０の中央
に結晶粒界３７が存在する多結晶シリコン膜３６を形成
するように、結晶子３５の核径、形成密度およびゲート
電極３３の長さ（図１(ｂ)および図２(ｂ)にＷで示す）
が定められている。詳しくは、図４に示す「結晶核な
し」の関係から理解できるように、結晶核が自然発生的
に発生して結晶成長が開始するまでには相当の時間がか
かるため（図示例では約16時間）、この時間に対応する
多結晶シリコン膜３６の結晶成長距離の２倍以下にゲー
ト電極３３の長さＷを設定する。例えば、図４の結晶核
ありのデータを用いると、16時間のアニールにより結晶
が成長する距離は約2.0μｍであるから、ゲート電極３
３の長さＷ≦4.0μｍとなる。

【００１９】本実施例では、ゲート電極３３の長さＷが
上述の条件を満足するように定められているので、アモ
ルファスシリコン膜３１内に自然発生的に結晶核が発生
する前に境界Ｂからチャネル領域４０に向かって結晶成
長が始まり、自然発生的に結晶核が発生する前にチャネ
ル領域４０のアモルファスシリコン膜３１全体が結晶化
されて多結晶シリコン膜３６が形成される。この際、チ
ャネル領域４０内における結晶成長速度は均一であると
考えて支障ないので、チャネル領域４０左右から中央に
向かう結晶成長は均等に進行し、この領域４０中央にお
いて結晶粒界３７が生じる。

【００２０】多結晶シリコン膜３６を形成した後、熱酸
化法、ＣＶＤ法などにより多結晶シリコン膜３６、ゲー
ト電極３３上に酸化膜３８を形成する。熱酸化法を用い
た場合、多結晶シリコン膜３６、ゲート電極３３上に存
在する結晶子３５が酸化されて酸化膜３８を形成するた
め、この結晶子３５を除去する工程が省略できる。

【００２１】(ｆ) ゲート電極３３をマスクとしてイオ
ン打込み法などにより不純物イオンを多結晶シリコン膜
３６に注入し、ソース領域、ドレイン領域３９をそれぞ
れ形成する。これらソース領域、ドレイン領域３９の間
にある領域は、ＭＯＳトランジスタのチャネル領域４０
として作用する。ついで、ＰＳＧなどの層間絶縁膜４１
をＣＶＤ法により上面に形成し、層間絶縁膜４１にコン
タクトホールを穿設した後、このコンタクトホール内に
金属電極４２を形成すれば、図１(ｆ)および図３(ｃ)に
示すようなＭＯＳトランジスタ４３を製造することがで
きる。

【００２２】したがって、本実施例によれば、ソース領
域、ドレイン領域３９となるべき領域のアモルファスシ
リコン膜３１の上に結晶核として作用する結晶子３５を
形成し、この結晶核たる結晶子３５から結晶成長を行う
ことによりアモルファスシリコン膜３１を再結晶化して
いるので、上述の従来例と異なり結晶成長開始位置を素
子領域（ソース領域、ドレイン領域３９、チャネル領域
４０など）の位置に対して厳密に特定することができ
る。具体的には、チャネル領域４０についてはソース領
域、ドレイン領域３９との境界Ｂから結晶成長が始まる
ため、その結晶開始位置は厳密に特定、制御される。こ
れにより、結晶粒界３７の個数および位置を厳密に制御
することができる。したがって、ＭＯＳトランジスタの
キャリア移動度といった素子特性のばらつきを十分抑制
することができ、所望の素子特性を得ることが可能とな
ってＭＯＳトランジスタの歩留りを向上させることがで
き、製造コストの低減を図ることが可能となる。しか
も、結晶核たる結晶子３５を形成すべき領域はセルフア
ラインゲートたるゲート電極３３により位置決めされる
ため、結晶粒界３７の位置制御も容易である。

【００２３】特に、本実施例では、自然発生的に結晶核
が生じる前にこのアモルファスシリコン膜３１を再結晶
化してチャネル領域４０の中央に結晶粒界３７が存在す
る多結晶シリコン膜３６を形成しているので、結晶粒界
３７の個数を１個という極めて少ない個数に減らすこと
ができるとともにその位置を厳密に制御することがで
き、素子特性の極めて良好なＭＯＳトランジスタを歩留
りよく製造することができる、という利点がある。

【００２４】−第２実施例− 図５を参照して、本発明による半導体装置の製造方法の
第２実施例を説明する。本実施例の製造方法も、上述の
第１実施例と同様にＭＯＳトランジスタの製造方法であ
るが、本実施例はいわゆるボトムゲート型のＭＯＳトラ
ンジスタを製造するための方法である。

【００２５】(ａ) 図５(ａ)に示すように、石英基板５
０上に高濃度アモルファスシリコン膜等を形成した後、
熱酸化法やＣＶＤ法などによりゲート酸化膜５２を高濃
度アモルファスシリコン膜等の上に、さらにＣＶＤ法な
どによりＳiＮ膜５３をゲート酸化膜５１の上に形成す
る。この後、不必要な部分をフォトエッチ等の手法によ
り除去してゲート電極５１を形成し、さらにゲート電極
４３の側面にも酸化膜５４を形成する。ゲート電極５１
の長さＷは、後述する結晶子からの結晶成長速度を考慮
して、上述の第１実施例と同様にアモルファスシリコン
膜内で自然発生的に結晶核が生じる前にこのアモルファ
スシリコン膜を結晶化し、チャネル領域の中央に結晶粒
界が存在する多結晶シリコン膜を形成する条件を満足す
るように定められている。

【００２６】(ｂ) 次に、ソース領域、ゲート領域５９
が形成されるべき領域を含む石英基板５０上の領域にシ
リコンの結晶子５５を多数形成した後、基板５０ごと結
晶子５５を熱アニール処理してこの結晶子５５を再結晶
化し、単結晶に近い結晶核とする。結晶子５５の製法は
上述した第１実施例のそれと同様であるため、説明を省
略する。さらに、ＳiＮ膜５３を熱リン酸により除去す
ることにより、図５(ｂ)に示すように、ゲート電極５１
上に形成された不要な結晶子５５をリフトオフする。

【００２７】(ｃ) プラズマＣＶＤ法などによりアモル
ファスシリコン膜を全面に形成した後、ＭＯＳトランジ
スタとして使用しない不必要な部分をフォトエッチ等の
手法により除去し、図５(ｃ)に示すようなアモルファス
シリコン膜５６を形成する。アモルファスシリコン膜５
６のうち、ゲート電極５１直上の領域はＭＯＳトランジ
スタのチャネル領域６０に相当し、ゲート電極５１の左
右の領域はソース領域、ドレイン領域５９に相当する
（図５(ｄ)参照）。

【００２８】(ｄ) そして、アモルファスシリコン膜５
６を基板５０ごと600℃程度の温度で数十時間熱処理し
て固相成長アニールを行う。この際、ソース領域、ドレ
イン領域５９となるべき領域のアモルファスシリコン膜
５６の下には既に結晶核たる結晶子５５が形成されてい
るため、熱アニール処理によりこれら領域５９内の結晶
子３５からまず結晶成長が始まり、チャネル領域６０と
なるべき領域ではこの領域とソース領域、ドレイン領域
５９となるべき領域との境界（図５(ｃ)に点線Ｂで示
す）から結晶成長が始まり、チャネル領域６０内に向か
って結晶成長が進む。そして、アモルファスシリコン膜
５６内で自然発生的に結晶核が生じる前にこのアモルフ
ァスシリコン膜５６が全て結晶化し、図５(ｄ)に示すよ
うに、チャネル領域６０の中央に結晶粒界５７が存在す
る多結晶シリコン膜５８が形成される。この多結晶シリ
コン膜５８は、チャネル領域６０となるべき領域では結
晶粒径が大きく、ソース領域、ドレイン領域５９となる
べき領域では比較的結晶粒径が小さい。

【００２９】(ｅ) 図５(ｄ)に示すように、イオン打込
み法などにより不純物イオンを多結晶シリコン膜５８に
注入し、ソース領域、ドレイン領域５９をそれぞれ形成
する。これらソース領域、ドレイン領域５９の間にある
領域は、ＭＯＳトランジスタのチャネル領域６０として
作用する。ついで、ＰＳＧなどの層間絶縁膜６１をＣＶ
Ｄ法により上面に形成し、層間絶縁膜６１にコンタクト
ホールを穿設した後、このコンタクトホール内に金属電
極６２を形成すれば、図５(ｄ)に示すようなＭＯＳトラ
ンジスタ６３を製造することができる。

【００３０】したがって、本実施例によっても、ソース
領域、ドレイン領域５９となるべき領域のアモルファス
シリコン膜５６の下に結晶核として作用する結晶子５５
を形成し、この結晶核たる結晶子５５から結晶成長を行
うことによりアモルファスシリコン膜５６を再結晶化し
ているので、上述の第１実施例と同様に結晶成長開始位
置を素子領域の位置に対して厳密に特定することがで
き、これにより、結晶粒界５７の個数および位置を厳密
に制御することができる。したがって、ＭＯＳトランジ
スタのキャリア移動度といった素子特性のばらつきを十
分抑制することができ、所望の素子特性を得ることが可
能となってＭＯＳトランジスタの歩留りを向上させるこ
とができ、製造コストの低減を図ることが可能となる。
しかも、結晶核たる結晶子５５を形成すべき領域はセル
フアラインゲートたるゲート電極５１により位置決めさ
れるため、結晶粒界５７の位置制御も容易である。

【００３１】特に、本実施例においても、自然発生的に
結晶核が生じる前にこのアモルファスシリコン膜５６を
再結晶化してチャネル領域６０の中央に結晶粒界５７が
存在する多結晶シリコン膜５８を形成しているので、結
晶粒界５７の個数を１個という極めて少ない個数に減ら
すことができるとともにその位置を厳密に制御すること
ができ、素子特性の極めて良好なＭＯＳトランジスタを
歩留りよく製造することができる、という利点がある。

【００３２】なお、上述の各実施例において、アニール
時間が短い場合、あるいはゲート電極３３、５１の長さ
が大きい場合、結晶粒界３７、５７がチャネル領域４
０、６０内に複数生じてしまうこともあるが、この場合
においても結晶粒界３７、５７の個数および位置はアニ
ール時間あるいはゲート電極３３、５１の長さにより定
まる特定の個数および位置をとるため、素子特性のばら
つきは依然抑制されている。

【００３３】なお、本発明の半導体装置の製造方法は、
その細部が上述の各実施例に限定されず、種々の変形が
可能である。一例として、各実施例はＭＯＳ型半導体装
置、バイポーラ型半導体装置のいずれにも適用可能であ
る。また、結晶核は上述の実施例のごとくシリコンの結
晶子に限定されず、結晶面を有し結晶化の種となるもの
であれば種結晶、多結晶等その大きさに限定はなく、か
つシリコン以外の結晶であってもよい。

【００３４】

【発明の効果】以上詳細に説明したように、本発明によ
れば、ソース領域、ドレイン領域となるべき領域の非晶
質半導体層の上に結晶核として作用する結晶子を形成
し、この結晶核たる結晶子から結晶成長を行うことによ
り非晶質半導体層を再結晶化しているので、従来例と異
なり結晶成長開始位置を素子領域の位置に対して厳密に
特定することができる。これにより、結晶粒界の個数お
よび位置を厳密に制御することができ、キャリア移動度
といった素子特性のばらつきを十分抑制することがで
き、所望の素子特性を得ることが可能となるとともに半
導体装置の歩留りを向上させることができ、製造コスト
の低減を図ることが可能となる。しかも、結晶核たる結
晶子を形成すべき領域はセルフアラインゲートにより位
置決めされるため、結晶粒界の位置制御も容易である。

【図面の簡単な説明】

【図１】本発明の第１実施例であるＭＯＳトランジスタ
の製造方法を説明するための工程図である。

【図２】図１と同様の工程図である。

【図３】図２と同様の工程図である。

【図４】固相成長アニール時間と結晶成長距離との関係
を示す図である。

【図５】本発明の第２実施例であるＭＯＳトランジスタ
の製造方法を説明するための工程図である。

【図６】従来のＭＯＳトランジスタの製造方法の一例を
説明するための工程図である。

【図７】従来のＭＯＳトランジスタの製造方法の他の例
を説明するための断面図である。

【図８】熱処理時間と結晶化割合との関係を示す図であ
る。

【図９】従来のＭＯＳトランジスタの製造方法のさらに
他の例を説明するための工程図である。

【符号の説明】

３０絶縁体基板３１、５６アモルファスシリコン膜３２、５２ゲート酸化膜３３、５１ゲート電極３５、５５結晶子３６、５８多結晶シリコン膜３７、５７結晶粒界３９、５９ソース領域、ドレイン領域４０、６０チャネル領域４３、６３ＭＯＳトランジスタ５０石英基板

Claims

【特許請求の範囲】

【請求項１】ゲートによりその領域が定められるチャ
ネル領域を挾んでソース領域、ドレイン領域がそれぞれ
形成されたＭＯＳ型半導体装置の製造方法において、半導体基板上に形成された非晶質半導体層上にゲートを
形成する工程と、前記ゲートをマスクとして、前記ソース領域、ドレイン
領域となるべき領域のうち少なくともいずれか一方の領
域の前記非晶質半導体層上に、この非晶質半導体層を再
結晶化させるための核となる結晶子を形成する工程と、前記結晶子から前記チャネル領域となるべき領域に向け
て結晶成長を進行させて多結晶半導体層を形成する工程
と、前記チャネル領域となるべき領域を挾んで前記ソース領
域、ドレイン領域をそれぞれ形成する工程とを備えたこ
とを特徴とする半導体装置の製造方法。