KR100214467B1 - 반도체소자의 배선구조 형성방법 - Google Patents

반도체소자의 배선구조 형성방법 Download PDF

Info

Publication number
KR100214467B1
KR100214467B1 KR1019950067324A KR19950067324A KR100214467B1 KR 100214467 B1 KR100214467 B1 KR 100214467B1 KR 1019950067324 A KR1019950067324 A KR 1019950067324A KR 19950067324 A KR19950067324 A KR 19950067324A KR 100214467 B1 KR100214467 B1 KR 100214467B1
Authority
KR
South Korea
Prior art keywords
conductive layer
connection hole
sacrificial layer
forming
etching
Prior art date
Application number
KR1019950067324A
Other languages
English (en)
Other versions
KR970052489A (ko
Inventor
전영권
김용권
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR1019950067324A priority Critical patent/KR100214467B1/ko
Priority to US08/770,158 priority patent/US5874357A/en
Priority to JP8349652A priority patent/JP2787571B2/ja
Publication of KR970052489A publication Critical patent/KR970052489A/ko
Priority to US09/079,264 priority patent/US6064119A/en
Application granted granted Critical
Publication of KR100214467B1 publication Critical patent/KR100214467B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명는 고집적화에 따른 전도선과 전도선사이의 접촉저항을 개선시킬 수 있도록 된 반도체소자의 배선구조 형성방법에 관한 것으로, 실리콘기판(11)위에 하부전도층(12) 및 희생층(13a)을 순차로 형성하는 공정과, 상기 희생층(13a)과 하부전도층(12)을 동일패턴으로 패터닝한후 그 희생층(13a)의 폭이 상기 하부전도층(12)을 향하여 크게 되도록 그의 측면을 식각하여 경사면을 가진 희생층(13b)을 형성하는 공정과, 상기 희생층(13b) 및 하부전도층(12)을 포함한 상기 실리콘기판(11)상에 절연막(18)을 형성하는 공정과, 상기 희생층(13b)상면의 일부가 노출되도록 상기 절연막(18)의 소정영역을 식각하여 상부접속구멍(14)을 형성하는 공정과, 상기 하부전도층(12)이 노출되도록 상기 희생층(13b)을 선택적으로 식각하여 하부접속구멍(16b)을 형성하는 공정과, 상기 상부접속구멍(14) 및 하부접속구멍(16b)이 충진되도록 상기 절연막(18)상에 상부전도층(20)을 형성하는 공정과, 상기 상부전도층(20)을 패터닝하는 공정을 포함하여 이루어진 것이다.

Description

반도체소자의 배선구조 형성 방법
제1도는 종래 반도체 소자의 배선구조를 나타낸 종단면도.
제2도는 본 발명의 제1실시예에 따른 반도체소자의 배선구조를 나타낸 종단면도.
제3도는 본 발명의 제2실시예에따른 반도체소자의 배선구조를 나타낸 종단면도.
제4도는 본 발명에 따른 반도체소자의 배선구조를 나타낸 사시도.
제5a 내지 d도는 본 발명의 제1실시예에 따른 반도체소자의 배선구조 형성방법을 나타낸 공정도.
제6a 내지 f도 는 본 발명의 제2실시예에따른 반도체소자의 배선구조 형성방법을 나타낸 공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기관 12 : 하부전도층
13a, 13b : 회생층 14 : 상부접속구멍
16a, 16b : 하부접속구멍 18 : 절연막
19 : 감광막 20 : 상부전도층
본 발명은 반도체소자의 배선구조 형성방법에 관한 것으로, 특히 고집적화에 따른 전도선과 전도선사이의 접촉저항을 개선시킬 수 있도록 된 반도체소자의 배선구조 형성방법에 관한 것이다.
반도체 집적회로의 집적도가 증가함에 따라 소자와 회로의 선폭이 미세화되는 추세이다. 전도성영역사이를 전기적으로 연결하는 금속배선에 있어서 전도선의 선폭이 점차 감소할 뿐만 아니라 전도선사이의 접속을 위한 접속구멍(contact hole)의 크기가 감소하며, 특히 전도선과 접속구멍사이의 마스크 오정렬(misalignment)이 발생하는 경우에는 전도선과 접속구멍과의 접촉면적이 감소하므로 접촉저항이 증가하여 회로의 전기신호 전달속도에 나쁜 영향을 주게 된다. 또한 전류집중(current crowding)현상이 나타나므로 일랙트로미그레이션(electromigration) 등 신뢰성이 불량하게 되는 원인이 된다.
미국특허 제4,556,897 호에 의하면 알루미늄의 금속배선을 적용할 때 배선의부식저항(corrosion resistance)을 개선하고 절연막과의 밀착성을 위하여 고융점 금속막을 적충하는 종래의 기술에 대하여 하층 알루미늄 배선과 상층 알루미늄배선이 만나는 비아(via)접속구멍 내부에서 그 금속막을 제거함으로써 상층과 하층 알루미늄배선이 직접 맞닿게 하여 배선사이의 접착성과 접촉저항을 감소시키고 알루미늄의 연속성(coninuity)을 유지함으로서 신뢰성을 개선코자 하였다. 그러나 하층 배선과 접속구멍사이의 접촉면적개선이나 오정렬 영향 등에 대한 언급이 없을 뿐만 아니라 자기정합구조에 관하여도 제시하지 않았다.
제1도는 종래 일반적인 반도체소자의 배선구조를 나타낸 도면으로서, 이에 도시한 바와 같이, 실리콘기판(1)의 상면에 하부전도선(2)이형성되고, 상기 하부전도선(2)의 상면에 절연막(8)이 형성되고, 상기 절연막(8)의 상면에서 상기 하부전도선(2)까지 연장되는 접속구멍(4)이 형성되어 있는데, 하부전도선(2)에 대하여 접속구멍(4)의 오정렬(misalignment)이발생된 상태를 나타내고 있다. 이 상태에서는 하부전도선(2)의 표면이 부분적으로 노출되므로 접촉면적이 감소한다.
따라서, 상기 종래의 반도체소자의 배선구조에 있어서, 집적도가 증가함에 따라 하부배선과 접속구멍사이의 접촉면적이 감소하고 또 마스크의 오정렬이 발생하면 접촉면적이 더욱 감소하여 접촉저항이 증가하게 되므로, 회로의 신호전달속도가 지연되게 되는 문제점이있고, 또 저항이 증가하는 부위에서 전류집중현상이 나타나 일렉트로 마이그레이션(electromigration)현상이 발생되므로 반도체소자의 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기한 바와 같은 종래 반도체소자의 배선구조에 있어서의 문제점을 개선하기 위해 창출한 것으로, 고집적화에 따른 하부전도층과 접속구멍사이의 접촉면적의 감소를 극소화시킬 수 있도록 된 것이고, 마스크의 오정렬이 발생하더라도 접촉 접속구멍과 하부배선과의 접촉면적이 감소되는 것을 보상하여 극소화 시킬 수 있도록 된 반도체소자의 배선구조 형성방법을 제공함에 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 배선구조 형성방법은 실리콘기판위에 하부전도층 및 회생층을 순차 형성하는 공정과, 그 희생층과 하부전도층를 동일 패턴으로 패터닝한후 그 회생층의 폭이 하부전도층을 향해 크게 되도록 그의 측면을 상기 실리콘기판에 대하여 경사시키는 공정과, 상기희생층 및 하부전도층을 포함한 상기 실리콘기판상에 절연막를 형성하는 공정과, 상기 희생층 상면의 일부가 노출되도록 상기 절연막의 일정영역을 식각하여 상부접속구멍을 형성하는 공정과, 하부도전층이 노출되도록 상기 희생층을 식각하여 상기 상부접속구멍보다도 폭이 크고 또 하부전도층측을 향하여 폭이 크게 되도록 측면을 상기 실리콘기판에 대하여 경사시킨 하부접속구멍을 형성하는 공정과, 상기 상부접속구멍 및 하부접속구멍이 충진되도록 상기 절연막상에 상부도전층을 형성하는 공정과, 상기 상부도전층을 패터닝하는 공정을 순차로 수행하는 것으로 이루어진다.
상기와 같은 방법으로 형성된 반도체소자는 각종 셋트의 기판에 실장되어 소정의 정보를 저장하거나 저장된 정보를 읽을 수 있게 된다.
이하 본 발명에 따른 반도체 소자의 배선구조 형성방법을 첨부도면을 참조하여 상세히 설명한다.
제2도는 본 발명의 제1실시예에 따른 반도체 소자의 배선구조를 나타낸 제1도와 유사한 도면으로서, 이에 도시한 바와 같이 실리콘기판(11)상에 하부전도층(12)이 형성되어있고, 상기 하부전도층(12)의 상면에는 절연막(18)이 형성되어 있고, 상기 절연막(18)에는 상부접속구멍(14)이 형성되어 있고, 상기 하부전도층(12)의 상면에는 하부접구멍(16a)이 형성되어 있다. 이 경우는 상기 하부전도층(12)의 상면이 노출되도록 상기 하부접속구멍(16a)이 수직방향으로 형성되어 있다. 상기 제1도에서와 같이 하부전도층(12)과 상부접속구멍(14)사이에 오정렬이 발생된 경우에도 하부접속구멍(16a)이 하부전도층(12)을 노출시키게 되므로 접촉면적 손실을 줄인다.
제3도는 본 발명의 제2실시예에 따른 반도체 소자의 배선구조를 나타낸 제2도와 유사한 도면으로서, 이에 도시한 바와 같이 상기 제2도의 제1실시예와 유사한 구조를 가지며, 이 경우는 상기 하부전도층(12)의 상면이 노출되도록 상기 하부접속구멍(16B)이 경사진 방향으로 형성되어 있다. 상기 제1도에서와 같이 하부전도층(12)과 상부접속구멍(14)사이에 오정렬이 발생된 경우에도 하부접속구멍(16b)이 하부전도층(12)을 노출시키게 되므로 접촉면적 손실을 줄인다.
제4도는 본 발명에 따른 반도체소자의 배선구조의 사시도로서, 이에 도시한 바와 같이 점선부분은 상부접속구멍(14)을 나타내고 빗금친 부분은 하부접속구멍(16a)의 밑면을 나타낸다. 그림에서 보는바와 같이 하부접속구멍(16a)이 하부전도층(12)의 폭방향의 모서리를 포함하는 것을 나타낸다.
제5도 (a) 내지 (d)는 본 발명의 제1실시예에 따른 반도체소자의 배선구조 형성방법을 나타낸 것으로, 하부접속구멍(16a)이 수직구조를 갖는 경우이고, 그 형성방법을 설명하면 다음과 같다.
제5도의 (a)에 도시한 바와 같이 실리콘기판(11)위에 하층배선으로서의 하부전도층(12)과 심지어 희생층(13a)의 적층구조를 갖는 패턴을 형성한다. 이후 전도선사이의 절연을 위한 절연막(18)을 형성한다.
이후 제5도의 (b)와 같이, 감광막 패턴(19)을 마스크로 이용하여 상기 절연막(18)을식각하여 상부접속구멍(14)을 형성한다.
이후 제5도의 (c)와 같이 상기 희생층(13a) 을 선택적으로 제거하여 하부접속구멍(16a)을 형성한다.
이후 제5도의 (d)와 같이 감광막(19)을 제거하고 화학기상증착법(CVD)등에 의하여 상부 전도층(20)을 형성하고, 선택적으로 식각하여 상부 전도층(20)의 패턴을 형성한다.
상기 제5도의 (a)에서 절연막(18)은 플라즈마 화학기상증착(plasma CVD)을 이용한 실리콘산화막이나 SOG(Silicon On Glass)등과 같은 도포성 실리콘 산화막과 플라즈마 증착실리콘 산화막 등을 이용하여 단일층 혹은 적층구조로 형성한다. 또한 희생층(13a)은 실리콘산화막과 하부전도층(12)인 알루미늄막에 대하여 식각선택성이 있는 절연성 물질인 실리콘 질화막이나, TiW, W등과 같이 도전성 물질로서 형성된다.
상기 제5도의 (b)도에서 희생층(13a)은 절연막(18)식각에 대한 에칭스토퍼(Etching stopper)로서 작용한다.
절연막(18)을 식각하는 방법으로서는 CF4, CHF4등의 가스를 이용한 이방성 건식식각을 적용할 수 있다. 상기 절연막(18)위의 상부접속구멍(14)은 절연막 식각 공정에 의하여 형성 하지만, 하부전도층(12)위의 하부접속구멍(16a)은 희생층(13a)을 선택적으로 제거함으로서 형성한다. 제거방법은 습식식각이나 등방성 건식식각등의 등방성식각을 적용한다. 따라서 그 하부접속구멍(16a)이 상부접속구멍(14)보다 넓은 면적으로 형성되며 하부접속구멍(16a)은 언제나 하부전도층(12)의 표면부를 노출시키는 자기정합(self-alignment) 접속구멍이 된다.
상기 제5도의 (c)도에서 희생층(13a)의 제거방법으로서는 H3PO4등의 용액을 이용한 습식식각이나 SF6등의 가스를 이용한 등방성 건식식각을 적용하는 것을 포함한다. 하부접속구멍(16a)은 상부접속구멍(14)보다 크게 설치하는 것을 특징으로 하며 발명의 효과를 극대화하기 위하여 하부전도층(12)의 폭방향 모서리가 노출되도록 형성한다.
상기 제5도의 (d)도에서 화학기상증착법(CVD)을 적용하는 것은 열분해를 이용하여 도전성물질을 중착함으로써 하부접속구멍(16a)에 도전성물질이 충분히 피복될 수 있도록 하기 위함이다.
제6도는 본 발명의 제2실시예에 따른 반도체소자의 배선구조 형성방법을 나타낸 도면으로서, 하부접속구멍(16a)이 실리콘기판(11)에 대하여 경사진 구조를 갖는 경우로서, 그 형성방법을 설명하면 다음과 같다.
제6도의 (a)도에 도시한 바와 같이 실리콘기판(11)위에 하층배선으로서의 하부전도층(12)과 희생층(13a)의 적층구조를 갖는 패턴을 형성한다.
이후 제6도의 (b)도와 같이 아르곤(Ar)등과 같은 불활성가스(21)의 플라즈마를 이용하여 희생층(13a)의 모서리를 스퍼터(sputter)식각하여 경사면을 가진 희생층(13b)을 형성한다.
이후 제6도의 (c)도와 같이 하부전도층(12) 및 희생층(13b)을 포함한 실리콘기판(11)상에 전도층사이의 절연을 위한 절연막(18)을 형성한다.
이후 제6도의 (d)도와 같이 감광막 패턴(19)을 마스크로 이용하여 상기 절연막(18)을 식각하여 상부접속구멍(14)을 형성한다.
이후 제6도의 (e)도와 같이 상기 희생층(13b)을 선택적으로 식각하여, 상기 상부접속구멍(14)보다 폭이 크고 또 경사진 하부접속구멍(16b)을 형성한다.
이후 제6도의 (f)도와 같이 상기 감광막(19)을 제거하고 화학기상증착법(CVD) 등에 의하여 상부도전층(20)을 형성하고, 패터닝을 실시하여 본 발명의 공정을 종료한다.
상기 제6도의 (b)도와 같은 식각공정을 실시하면, 제6도의 (f)도와 같은 도전성 물질을 증착하여 상부전도층(20)을 형성할 때 하부접속구멍(16b)에 도전성 물질의 피복성을 더욱 개선할 수 있다. 따라서, 화학기상증착법(CVD) 뿐만 아니라 스퍼터링(sputtering)등과 같은 물리적 증착법의 적용이 가능하게 된다.
본 발명의 각 실시예에 있어서 상부와 하부전도층 물질은 기존의 알루미늄 또는 알루미늄합금 뿐만 아니라 구리,금 등 도전성이 우수한 금속 및 그 합금을 적용할 수 있다.
상기 실시예에서 설명한 바와 같이 본 발명에 따른 배선구조 형성방법에 의하면, 상하 양방의 전도층간의 접속구멍의 하부전도층측의 폭을 크게 하고, 또 접속구멍의 하방측 부위를 언더커트한 형상으로 형성함과 아울러 하부접속구멍을 그의 측면의 하부 전도층측을 향해 폭이 커지도록 경사시킨것에 의해, 배선이 미세화됨에 따라 나타나는 하부 배선과 접속구멍사이의 접촉면적 감소를 효과적으로 억제할 수 있으며, 두 마스크사이의 오정렬이 발생하여도 접속구멍의 하부가 자기정합적으로 하부전도층을 포함하게 되어 접촉면적을 극대화 할 수 있으므로 접촉저항이 감소되어 고신뢰성의 반도체소자를 제공할 수 있는 효과가 있다.

Claims (6)

  1. 실리콘기판(11)위에 하부전도층(12) 및 희생층(13a)을 순차로 형성하는 공정과, 상기 희생층(13a)의 폭이 상기 하부전도층(12)을 동일패턴으로 패터닝한후 그 희생층(13a)과 상기 하부전도층(12)을 향하여 크게 되도록 그의 측면을 식각하여 경사면을 가진 희생층(13b)을 형성하는 공정과, 상기 희생층(13b) 및 하부전도층(12)을 포함한 상기 실리콘기판(11)상에 절연막(18)을 형성하는 공정과, 상기 희생층(13b)상면의 일부가 노출되도록 상기 절연막(18)의 소정영역을 식각하여 상부접속구멍(14)을 형성하는 공정과, 상기 하부전도층(12)이 노출되도록 상기 희생층(13b) 을선택적으로 식각하여 하부접속구멍(16b)을 형성하는 공정과, 상기 상부접속구멍(14) 및 하부접속구멍(16b)이 충진되도록 상기 절연막(18)상에 상부전도층(20)을 형성하는 공정과, 상기 상부전도층(20)을 패터닝하는 공정을 포함하여 이루어진 것을 특징으로 하는 반도체소자의 배선구조 형성방법.
  2. 제1항에 있어서, 상기 희생층(13a)에 경사면을 형성하는 과정은 아르곤(Ar)등 불활성가스의 플라즈마를 이용하여 스퍼터(sputter)식각시켜 된 것을 특징으로 하는 반도체소자의 배선구조 형성방법.
  3. 제1항에 있어서, 상기 하부접속구멍(16b)은 하부전도층(12)의 폭방향의 모서리가 충분히 노출되도록 상기 희생층(13b)을 식각시켜서 된 것을 특징으로하는 반도체소자의 배선구조 형성방법.
  4. 제1항에 있어서, 상기 상부접속구멍(14)은 절연막(19)을 식각하여 형성되고, 상기 하부접속구멍(16b)은 상기 희생층(13b)을 선택적으로 식각하여 형성됨으로써 상기 하부접속구멍(16b)은 상부접속구멍(14)보다 크게 형성된 것을 특징으로하는 반도체소자의 배선구조 형성방법.
  5. 제1항에 있어서, 상기 절연막(18)은 플라즈마 화학기상증착(plasma CVD)을 이용한 실리콘산화막이고, 상기 희생층(13b)은 에치 선택성이 있는 절연성 물질인 실리콘 질화막이나, TiW, W등과 같은 도전성 물질인 것을 특징으로 하는 반도체소자의 배선구조 형성방법.
  6. 제1항에 있어서, 상기 절연막(18)은 CF4, CHF4등의 가스를 이용한 이방성 건식식각을 적용하고, 상기 희생층(13b)은 습식식각이나 등방성 건식식각 등의 등방성식각을 적용하여 선택적으로 제거하는 것을 특징으로 하는 반도체소자의 배선구조 형성방법.
KR1019950067324A 1995-12-29 1995-12-29 반도체소자의 배선구조 형성방법 KR100214467B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019950067324A KR100214467B1 (ko) 1995-12-29 1995-12-29 반도체소자의 배선구조 형성방법
US08/770,158 US5874357A (en) 1995-12-29 1996-12-19 Method of forming wiring structure of semiconductor device
JP8349652A JP2787571B2 (ja) 1995-12-29 1996-12-27 半導体素子の配線構造及びその形成方法
US09/079,264 US6064119A (en) 1995-12-29 1998-05-15 Wiring structure and formation method thereof for semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950067324A KR100214467B1 (ko) 1995-12-29 1995-12-29 반도체소자의 배선구조 형성방법

Publications (2)

Publication Number Publication Date
KR970052489A KR970052489A (ko) 1997-07-29
KR100214467B1 true KR100214467B1 (ko) 1999-08-02

Family

ID=19447652

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950067324A KR100214467B1 (ko) 1995-12-29 1995-12-29 반도체소자의 배선구조 형성방법

Country Status (3)

Country Link
US (2) US5874357A (ko)
JP (1) JP2787571B2 (ko)
KR (1) KR100214467B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150019307A (ko) * 2013-08-13 2015-02-25 삼성전자주식회사 다중 플러그를 갖는 반도체 소자 형성 방법 및 관련된 장치

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6046100A (en) * 1996-12-12 2000-04-04 Applied Materials, Inc. Method of fabricating a fabricating plug and near-zero overlap interconnect line
US6566759B1 (en) * 1999-08-23 2003-05-20 International Business Machines Corporation Self-aligned contact areas for sidewall image transfer formed conductors
US6195873B1 (en) * 1999-09-08 2001-03-06 Advanced Micro Devices, Inc. Method for decreasing contact resistance
JP2001127151A (ja) * 1999-10-26 2001-05-11 Fujitsu Ltd 半導体装置およびその製造方法
KR100365642B1 (ko) * 2000-10-30 2002-12-26 삼성전자 주식회사 접촉창을 갖는 반도체 장치의 제조 방법
KR100366635B1 (ko) * 2000-11-01 2003-01-09 삼성전자 주식회사 반도체 소자의 금속 배선 및 그 제조방법
DE10257681B4 (de) 2002-12-10 2008-11-13 Infineon Technologies Ag Verfahren zum Herstellen einer integrierten Schaltungsanordnung, die eine Metallnitridschicht enthält, und integrierte Schaltungsanordnung
DE10305365B4 (de) * 2003-02-10 2005-02-10 Infineon Technologies Ag Verfahren und Anordnung zum Kontaktieren von Anschlüssen eines Bipolartransistors
DE102004029519A1 (de) * 2004-06-18 2006-01-12 Infineon Technologies Ag Verfahren zum Herstellen einer Schicht-Anordnung
DE102006035645B4 (de) * 2006-07-31 2012-03-08 Advanced Micro Devices, Inc. Verfahren zum Ausbilden einer elektrisch leitfähigen Leitung in einem integrierten Schaltkreis
JP5121792B2 (ja) * 2009-08-06 2013-01-16 株式会社東芝 半導体装置の製造方法
CN116018025A (zh) * 2021-10-20 2023-04-25 北京京东方技术开发有限公司 显示基板及显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US521792A (en) * 1894-06-26 Machine for making tubular casings
JPS58137231A (ja) * 1982-02-09 1983-08-15 Nec Corp 集積回路装置
US4541169A (en) * 1984-10-29 1985-09-17 International Business Machines Corporation Method for making studs for interconnecting metallization layers at different levels in a semiconductor chip
IT1190294B (it) * 1986-02-13 1988-02-16 Selenia Ind Elettroniche Una struttura di fotopolimero a multistrati (mlr) per la fabbricazione di dispositivi mesfet con gate submicrometrico e con canale incassato (recesse) di lunghezza variabile
JPH0226020A (ja) * 1988-07-15 1990-01-29 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
US4943539A (en) * 1989-05-09 1990-07-24 Motorola, Inc. Process for making a multilayer metallization structure
JP3128811B2 (ja) * 1990-08-07 2001-01-29 セイコーエプソン株式会社 半導体装置の製造方法
KR920015542A (ko) * 1991-01-14 1992-08-27 김광호 반도체장치의 다층배선형성법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150019307A (ko) * 2013-08-13 2015-02-25 삼성전자주식회사 다중 플러그를 갖는 반도체 소자 형성 방법 및 관련된 장치
KR102070097B1 (ko) * 2013-08-13 2020-01-29 삼성전자주식회사 다중 플러그를 갖는 반도체 소자 형성 방법 및 관련된 장치

Also Published As

Publication number Publication date
KR970052489A (ko) 1997-07-29
JP2787571B2 (ja) 1998-08-20
US6064119A (en) 2000-05-16
US5874357A (en) 1999-02-23
JPH09191051A (ja) 1997-07-22

Similar Documents

Publication Publication Date Title
EP0282226B1 (en) High speed interconnect system with refractory non-dogbone contacts and an active electromigration suppression mechanism
US4962060A (en) Making a high speed interconnect system with refractory non-dogbone contacts and an active electromigration suppression mechanism
KR100214467B1 (ko) 반도체소자의 배선구조 형성방법
US5227335A (en) Tungsten metallization
KR100215847B1 (ko) 반도체 장치의 금속 배선 및 그의 형성 방법
US5084414A (en) Metal interconnection system with a planar surface
JPS61212042A (ja) 半導体素子製造方法
KR100338850B1 (ko) 매입배선구조 및 그 형성방법
KR100374228B1 (ko) 금속배선 형성 방법
KR0184054B1 (ko) 반도체 장치의 금속배선층 형성방법
KR100312031B1 (ko) 반도체소자제조방법
KR100324020B1 (ko) 반도체소자의금속배선형성방법
KR0179275B1 (ko) 반도체소자의 금속배선 구조 및 형성방법
JP3135020B2 (ja) 多層配線構造の製造方法
JP2000031279A (ja) 導体路の接触接続装置および接触接続方法
KR100268899B1 (ko) 반도체소자의금속배선및그형성방법
KR100205341B1 (ko) 반도체 장치의 배선형성 방법
KR940005625B1 (ko) 텅스텐의 미세가공방법
KR0152922B1 (ko) 반도체 소자의 배선 형성방법
KR100246192B1 (ko) 반도체소자의 금속배선 형성방법
KR0184157B1 (ko) 반도체장치의 금속배선 및 그 형성방법
KR0137980B1 (ko) 텅스텐 플러그 제조방법
KR100458476B1 (ko) 반도체소자의금속배선형성방법
KR100457408B1 (ko) 반도체소자의텅스텐플러그형성방법
KR19980057089A (ko) 반도체 장치의 금속 배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100423

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee