KR19980057089A - 반도체 장치의 금속 배선 형성방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 장치 제조방법

2. 발명이 해결하려고 하는 기술적 과제

플러그 형성시 과도 식각을 수행하면 콘택홀 내에 키홀(key hole)을 유발하거나, 장벽 금속의 부분적인 손실을 유발하여 장벽 금속의 손상을 유발하고, 금속 배선형성을 위한 식각시 균일성이 나빠지며, 금속 배선의 전자 이동(electro migration) 및 스트레스 이동(stress migration) 측면에서도 취약해져 금속 배선의 신뢰도를 저하시키는 문제점이 있었음.

3. 발명의 해결방법의 요지

본 발명은 플러그 형성을 위한 에치백시 하부의 장벽 금속이 노출되지 않도록 플러그 형성용 전도막의 일부분이 남도록하여 종래의 문제점을 개선하는 반도체 장치의 금속 배선 형성방법을 제공하고자 함.

4. 발명의 중요한 용도

반도체 장치의 금속 배선 형성에 이용됨

Description

반도체 장치의 금속 배선 형성방법

본 발명은 반도체 장치의 금속 배선 형성방법에 관한 것으로, 특히 단차 피복성 및 접촉 저항 특성을 위해 사용하는 플러그(plug) 형성 공정을 포함하는 종래의 금속 배선 형성방법을 개선하는 반도체 장치의 금속 배선 형성방법에 관한 것이다.

일반적으로, 반도체 장치의 금속 배선은 알루미늄을 사용하여 스퍼터링(sputtering)하는 방법을 사용하여 왔다. 그러나, 반도체 장치의 고집적화에 따라 금속 콘택홀의 크기가 점점 감소하게 되고, 이에따라, 알루미늄 배선의 단차 피복성을 확보하기가 힘들게 되었다.

또한, 이러한 문제점을 해결하기 위하여 접촉 저항 특성이 우수한 텅스텐 플러그를 사용하여 단차 피복성을 개선하는 방법이 사용되고 있다. 텅스텐은 고융점의 내열 금속으로 실리콘과의 열적 안정성이 우수하며, 비저항이 5 내지 10μΩ㎝로 낮기 때문에 플러그로 사용되고 있다.

이하, 첨부된 도면 도 1a 내지 도 1d를 참조하여 종래의 금속 배선 형성방법과 그 문제점을 상술한다.

먼저, 도 1a에 도시된 바와 같이 소정의 하부층이 형성된 실리콘 기판(10)상에 층간 절연막(11)을 증착하고, 실리콘 기판(10) 상의 하부층에 접촉되는 콘택홀을 형성한 다음, 전체구조 상부에 장벽 금속막(12)을 증착한다. 계속하여, 장벽금속막(12) 상부에 텅스텐막(13)을 증착한다.

이어서, 다음으로, 도 1b에 도시된 바와 같이 텅스텐막(13)을 에치백(etch back)하여 텅스텐 플러그(13a)를 형성한다. 이때, 에치백은 전면성 건식 식각으로 수행되며 장벽 금속막을 식각 정지층으로 한다.

다음으로, 도 1c에 도시된 바와 같이 전체구조 상부에 알루미늄막(14)을 스퍼터링 방식으로 증착한다.

끝으로, 도 1d에 도시된 바와 같이 금속 배선을 형성하기 위한 마스크(도시안됨)를 사용하여 알루미늄막(14) 및 장벽 금속막(12)을 식각하여 금속 배선을 형성한다.

상기와 같은 종래의 텅스텐 플러그 공정을 사용한 금속 배선 형성방법은 텅스텐 전면 식각시 부분적으로 텅스텐이 잔류할 경우 금속 배선간의 브릿지를 유발 할 수 있으며, 이를 방지하기 위하여 과도 식각을 수행하면 콘택홀 내의 텅스텐막의 키홀(key hole)을 유발하거나, 장벽 금속의 부분적인 손실을 유발하여 장벽 금속의 손상을 유발하고, 금속 배선 형성을 위한 식각시 균일성이 나빠지며, 금속 배선의 전자 이동(electro migration) 및 스트레스 이동(stress migration) 측면에서도 취약해져 금속 배선의 신뢰도를 저하시키는 문제점이 있다.

본 발명은 플러그 형성을 위한 에치백시 하부의 장벽 금속이 노출되지 않도록 플러그 형성용 전도막의 일부분이 남도록 부분 식각함으로써 종래의 문제점을 개선하는 반도체 장치의 금속 배선 형성방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 장치의 금속 배선 형성 공정도,

도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체 장치의 금속 배선 형성 공정도

* 도면의 주요부분에 대한 부호의 설명

10, 20 : 실리콘 기판 11, 21 : BPSG막

12, 22 : TiN막 13, 23 : 텅스텐막

13a, 23a : 텅스텐 플러그 14, 24 : 알루미늄막

상기와 같은 목적을 달성하기 위하여 본 발명은 반도체 기판 상에 기형성된 소정의 층간 절연막을 선택적 식각하여 콘택홀을 형성하는 단계, 전체구조 상부에 장벽 금속막을 형성하는 단계, 상기 장벽 금속막 상부에 플러그 형성용 전도막을 형성하는 단계, 상기 플러그 형성용 전도막을 전면성 식각하되, 상기 장벽 금속막이 노출되지 않도록 부분 식각하는 단계, 전체구조 상부에 주 금속막을 형성하는 단계 및 금속 배선을 형성하기 위한 마스크를 사용하여 상기 주 금속막, 상기 플러그 형성용 전도막 및 상기 장벽 금속막을 차례로 선택적 식각하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면 도 2a 내지 도 2d를 참조하여 본 발명의 일실시예를 상술한다.

먼저, 도 2a에 도시된 바와 같이 소정의 하부층이 형성된 실리콘 기판(20)상에 층간 절연막(21)을 증착하고, 실리콘 기판(20) 상의 하부층에 접촉되는 콘택홀을 형성한 다음, 전체구조 상부에 장벽 금속막(22)을 증착한다. 계속하여 장벽금속막(22) 상부에 텅스텐막(23)을 증착한다.

이어서, 다음으로, 도 2b에 도시된 바와 같이 텅스텐막(23)을 에치백(etch back)하여 텅스텐 플러그(23a)를 형성한다. 이때, 에치백은 전면성 건식 식각으로 수행되며, 콘택홀 외부에서도 상기한 텅스텐막(23)이 소정 두께만큼 남도록 한다.

다음으로, 도 2c에 도시된 바와 같이 전체구조 상부에 주 금속막인 알루미늄막(14)을 스퍼터링 방식으로 증착한다.

끝으로, 도 2d에 도시된 바와 같이 금속 배선을 형성하기 위한 마스크(도시안됨)를 사용하여 알루미늄막(24), 텅스텐막(23) 및 장벽 금속막(22)을 차례로 식각하여 금속 배선을 형성한다. 이때, 알루미늄막(24) 및 장벽 금속막(22)의 에천트는 Cl₂/N₂/BCl₃이고, 텅스텐막(23)의 에천트는 Ar/N₂/SF₆이다.

상기와 같은 본 발명의 일실시예에 나타난 바와 같이 본 발명은 텅스텐막 에치백시 장벽 금속막이 드러나지 않도록 소정 두께만큼의 텅스텐막을 남기도륵 식각하고, 이후의 금속 배선 형성을 위한 선택적 식각시 알루미늄막, 텅스텐막 및 장벽 금속막을 차례로 식각함으로써 식각시 균일성을 유지하고, 장벽 금속막의 손상을 방지하며, 또한 잔류하는 텅스텐막으로 인한 금속 배선간의 브릿지를 방지하고, 전자 이동/스트레스 이동 특성의 개선을 기대할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 본 발명은 텅스텐막 에치백시 장벽 금속막이 드러나지 않도록 부분 식각하고, 이후의 금속 배선 형성을 위한 선택적 식각시 알루미늄막, 텅스텐막 및 장벽 금속막을 차례로 선택 식각함으로써 식각시의 균일성을 유지하고, 장벽금속막의 손상을 방지하는 효과가 있으며, 잔류하는 텅스텐막으로 인한 금속 배선간의 브릿지를 방지하며, 전자 이동/스트레스 이동 특성의 개선으로 반도체 장치의 신뢰도 및 공정 수율을 향상시키는 효과가 있다.

Claims (3)

1. 반도체 기판 상에 기형성된 소정의 층간 절연막을 선택적 식각하여 콘택홀을 형성하는 단계, 전체구조 상부에 장벽 금속막을 형성하는 단계, 상기 장벽 금속막 상부에 플러그 형성용 전도막을 형성하는 단계, 상기 플러그 형성용 전도막을 전면성 식각하되, 상기 장벽 금속막이 노출되지 않도록 부분 식각하는 단계, 전체구조 상부에 주 금속막을 형성하는 단계 및 금속 배선을 형성하기 위한 마스크를 사용하여 상기 주 금속막, 상기 플러그 형성용 전도막 및 상기 장벽 금속막을 차례로 선택적 식각하는 단계를 포함하여 이루어진 반도체 장치의 금속 배선 형성방법.
2. 제 1 항에 있어서, 상기 플러그 형성용 전도막은 텅스텐막을 포함하는 것을 특징으로 하는 반도체 장치의 금속 배선 형성방법.
3. 제 1 항 또는 제 2 항에 있어서, 상기 주 금속막은 알루미늄막인 것을 특징으로 하는 반도체 장치의 금속 배선 형성방법.