KR100472722B1 - 하부층의 손상을 감소시킬 수 있는 라인과 플러그 구조의 금속배선 형성 방법 - Google Patents

Abstract

본 발명은 라인과 플러그 구조의 금속배선 형성을 위한 식각 과정에서 하부층이 손상되는 것을 방지할 수 있는 반도체 소자의 금속배선 형성 방법에 관한 것으로, 콘택홀 내에 플러그를 형성하기 위하여 제1 전도막을 에치백하는 공정에서 과도식각 단계를 진행하지 않고 일정 두께의 제1 전도막이 하부층 상에 남도록 하고, 제1 전도막 상에 라인 패턴을 이룰 제2 전도막을 형성하고 제2 전도막을 패터닝하기 위한 주식각 및 과도식각을 실시하고 하부층 상에 잔류하는 제1 전도막을 짧은 과도식각으로 제거하는데 특징이 있다. 이에 따라, 플러그 형성을 위한 식각 과정에서 하부층이 노출됨에 따라 발생하는 손실 및 플라즈마 유도에 의한 손상을 감소시킬 수 있고, 제2 전도막을 패터닝하는 과도식각 과정에서 하부층 상에 잔류하는 제1 전도막이 식각정지층으로서 역할을 함과 동시에 이웃하는 제2 전도막 패턴을 전기적으로 연결함으로써 파울러 노드하임 터널링에 의한 하부구조의 손상을 방지할 수 있다.

Description

하부층의 손상을 감소시킬 수 있는 라인과 플러그 구조의 금속배선 형성 방법{METHOD FOR FORMING LINE AND PLUG METAL WIRE CAPABLE OF REDUCING DAMAGE OF UNDER LAYER}

본 발명은 반도체 소자 제조 방법에 관한 것으로서 특히, 라인과 플러그 구조로 이루어지는 금속배선 형성 과정에서 과도식각에 의한 하부 구조의 손상을 최소화시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.

반도체 소자 제조 공정에 이용되는 건식식각 공정은 식각대상층(etch target layer)에 대한 주식각 단계(main etch step)와 하부층(sub layer)이 드러나기 시작하는 시점(end of process)부터 적용되는 과도식각 단계(over etch step)로 구성된다.

첨부된 도면 도1은 주식각 단계 및 과도식각 단계를 설명하기 위한 공정 단면도로서, 기판(도시하지 않음) 상에 하부층(11) 및 식각대상층(12)을 형성하고 식각대상층(12) 상에 식각마스크인 감광막 패턴(13)을 형성한 상태를 보이고 있다. 주식각 단계가 완료되면 식각종료점인 하부층(11)이 드러나기 시작하고 이후 과도식각이 진행되면 하부층(11)의 손상이 발생한다. 도면부호 'A'는 과도식각이 완료된 상태의 프로파일을 나타내고, 'B'는 과도식각에 의한 하부층(11)의 손상정도를 나타낸다.

주식각 공정의 불균일성과 패턴 밀도(pattern density) 차이에 의한 로딩효과(loading effect), 하부단차, 식각대상층 조성의 불균일성 등에 의해 주식각 단계가 완료된 시점에서 하부층 상에 부분적으로 식각 잔여물이 남게 된다.

도2는 주식각 단계가 완료된 상태를 보이는 공정 단면도로서, 감광막 패턴(13)을 식각마스크로 이용하여 식각대상층의 주식각이 진행되어 패턴(12A)이 형성되고 주식각 단계에서 하부층(11) 상에 통상의 식각 잔여물(R1), 로딩효과에 의해 발생한 식각잔여물(R2), 단차에 의해 발생한 식각잔여물(R3) 및 조성의 불균일성에 의한 식각잔여물(R4)을 보이고 있다. 도면부호 'S1'은 주식각 단계 이전의 식각대상층(12) 표면을 나타내고, 'S2'는 주식각 단계 이전의 하부층(11) 표면을 나타낸다.

과도식각은 이와 같이 형성된 식각잔여물을 제거하기 위하여 실시된다. 과도식각 단계는 주식각 단계의 공정 시간을 기준으로 통상 30 % 내지 100 % 범위에서 추가 식각공정 형식으로 진행된다.

주식각 단계의 식각 타겟인 식각대상층의 두께에 비례하여 주식각 단계 후 잔존하는 식각잔여물의 두께도 증가하므로 이에 따라 과도식각 공정 시간도 증가하게 된다.

도3은 식각대상층의 두께에 따른 과도식각 대상의 변화를 보이는 공정 단면도로서, 패턴(32) 형성을 위한 주식각 단계가 완료되었을 때 얇은 식각대상층의 경우(A) 보다 상대적으로 두꺼운 식각대상층의 경우(B) 하부층(31) 상에 과도식각 대상(33)인 잔여물이 보다 두껍게 잔류하게 됨을 보이고 있다.

잔여물을 확실하게 제거할 목적으로 진행되는 과도식각은 어느 정도의 하부층 손실을 감수하며 과도하게 진행되는데, 과도식각 초기부터 노출되어 있는 하부층은 보다 심하게 손상을 받게 된다.

도4는 과도식각에 따른 하부층의 손상 정도를 보이는 단면도로서, 과도식각 초기부터 노출되어 있던 하부층 부분의 손실 정도(C)가 식각잔여물 등으로 덮여있던 하부층 부분의 손실 정도(D) 보다 큰 것을 보인다. 도면부호 'S3'는 식각 이전의 하부층 표면을 나타낸다.

이러한 하부층의 손실은 하부층 상하 구조의 절연 특성을 저하시키므로, 하부층의 손실을 최소화하기 위하여 하부층에 대한 선택비가 높은 공정 조건으로 과도식각을 실시하기 위하여 주식각 공정과 별도의 공정 조건을 설정한다.

금속배선 형성을 위한 식각 공정의 경우 플라즈마에 노출되는 식각대상 표면(etch target surface)과 식각이 진행되면서 드러나는 식각단면(side wall)에는 플라즈마 내의 전하 입자들이 축적되는 현상이 발생하며, 불균일한 전하 축전 분포는 전계를 형성한다.

도5a 및 도5b는 각각 금속배선 형성을 위한 주식각 과정 및 과도식각 과정을 보이는 공정 단면도로서, 도5a는 필드산화막(51) 및 트랜지스터 형성이 완료된 반도체 기판(50) 상에 층간절연막(55)을 형성하고, 층간절연막(55)을 선택적으로 식각하여 트랜지스터의 게이트 전극(53)을 노출시키는 콘택홀(56)을 형성하고, 콘택홀(56) 내부 및 층간절연막(55) 상에 식각대상층인 금속막(57)을 형성하고, 금속막(57) 상에 감광막 패턴(58)을 형성한 다음 플라즈마를 이용하여 주식각 공정을 실시한 상태를 보이고, 도5b는 주식각 공정이 완료되어 층간절연막(55)이 노출된 상태에서 과도식각을 실시하는 단계를 보이고 있다. 도면부호 '52'는 게이트 산화막, '54'는 스페이서 산화막을 각각 나타낸다.

도5a에 도시한 바와 같이 주식각 과정 중에는 식각대상층인 금속막(57)이 이웃하는 패턴들과 연결되어 있는 상태이므로 플라즈마 유도 전하전류(plasma induced charge current)가 하부층 아래의 트랜지스터 구조에 영향을 주지 않는다.

그러나 주식각 단계가 완료되어 도5b와 같이 식각대상층인 금속막(57)이 패턴별로 구분된 상태에서 시작되는 과도식각 공정에서는 전위차에 의해 하부 기판을 공통 전극으로 하는 파울러 노드하임 터널링(Fowler-Nordheim tunneling) 현상으로 층간절연막(57) 아래의 트랜지스터 구조에 손상을 주게된다.

이러한 플라즈마 유도에 따른 손상은 과도식각 공정의 시간과 비례하여 증가한다.

한편, 반도체 소자의 동작속도를 결정하는 중요한 역할을 담당하는 금속배선형성을 위해 Al과 W을 실용화하고 있다. Al은 저항 특성이 우수한 반면, 하부구조와 금속배선 사이의 콘택 매립(contact filling) 특성이 양호하지 않아 고집적 소자의 경우에는 적용될 수 없는 단점을 가지고 있다. W은 콘택 매립 특성은 우수하지만 Al에 비해 상대적으로 저항이 높은 단점을 가지고 있다.

이러한 두 물질의 장점을 취할 수 있도록 도6에 도시한 바와 같이 콘택 매립이 우수한 W으로 콘택홀 내에 W 플러그(plug)(59A)를 형성하고 저항 특성이 우수한 Al으로 라인 패턴(60A)을 형성하여 라인과 플러그(line & plug) 2 중 구조의 금속배선을 형성한다. 도6에서 도면부호 '50' 내지 '56'은 도5a 및 도5b의 도면부호와 동일한 것을 가리킨다.

라인과 플러그 구조의 금속배선 형성을 위한 종래 기술을 도7a 내지 도7d를 참조하여 보다 상세하게 설명한다.

먼저, 도7a에 도시한 바와 같이 필드산화막(51) 및 트랜지스터 형성이 완료된 반도체 기판(50) 상에 산화막 등으로 층간절연막(55)을 형성하고, 층간절연막(55)을 선택적으로 식각하여 트랜지스터의 게이트 전극(53)을 노출시키는 콘택홀(56)을 형성하고, 콘택홀(56) 내부 및 층간절연막(55) 상에 플러그를 이룰 W막(59)을 형성한다. 미설명 도면부호 '52' 및 '54'는 각각 게이트 산화막 및 산화막 스페이서를 나타낸다.

다음으로, 도7b에 도시한 바와 같이 플러그 이외 부분의 W막(59)을 플라즈마를 이용하며 주식각 단계 및 과도식각 단계로 이루어지는 에치백 공정을 실시하여 콘택홀(56) 내부에만 남도록 함으로써 콘택홀(56) 내에 W 플러그(59A)를 형성한다. 이때, 과도식각 공정에서 층간절연막(55)의 손실(D)이 발생하며 플라즈마 유도에 따라 이웃하는 접합영역(도시하지 않음) 간의 펀치쓰루(punch through), 게이트 산화막 파괴(gate oxide breakdown) 등과 같은 심각한 손상이 발생한다.

다음으로, 도7c에 도시한 바와 같이 W 플러그(59A) 형성이 완료된 전체 구조 상에 라인 패턴을 이룰 Al막(60)을 형성하고, Al막(60) 상에 감광막 패턴(61)을 형성한다.

다음으로, 도7d에 도시한 바와 같이 플라즈마를 이용한 주식각 단계 및 과도식각 단계를 실시하여 Al 라인 패턴(60A)을 형성한다. 이와 같은 과도식각 과정에서 층간절연막(55)이 다시 손상되고 플라즈마 유도에 따른 손상이 재차 발생하여 반도체 소자의 특성은 열화된다. 도면부호 '61A'는 플라즈마 식각 과정에 일부가 손상된 감광막 패턴을 나타낸다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 라인과 플러그 구조의 금속배선 형성을 위한 식각 과정에서 하부층의 손상을 방지할 수 있는 반도체 소자의 금속배선 형성 방법을 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성된 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 제1 단계; 상기 콘택홀 내부 및 상기 층간절연막 상에 제1 전도막을 형성하는 제2 단계; 상기 제1 전도막을 전면 플라즈마 식각하여, 상기 콘택홀 내부 및 상기 층간절연막 상에 상기 제1 전도막을 잔류시키는 제3 단계; 상기 제1 전도막 상에 제2 전도막을 형성하는 제4 단계; 상기 제2 전도막을 선택적으로 플라즈마 식각해서 제2 전도막 패턴을 형성하되, 상기 제1 전도막을 식각정지층으로 이용하는 제5 단계; 상기 제5 단계에서 노출된 상기 제1 전도막을 플라즈마로 주식각하는 제6 단계; 및 상기 제1 전도막을 플라즈마로 도식각하여 상기 층간절연막을 노출시키면서 상기 제2 전도막 패턴과 연결되며 플러그를 이루는 제1 전도막 패턴을 형성하는 제7 단계를 포함하는 반도체 소자의 금속배선 형성 방법을 제공한다.

본 발명은 콘택홀 내에 플러그를 형성하기 위하여 제1 전도막을 식각하는 공정에서 과도식각 단계를 진행하지 않고 일정 두께의 제1 전도막이 하부층 상에 남도록 하고, 제1 전도막 상에 라인 패턴을 이룰 제2 전도막을 형성하고 제2 전도막을 패터닝하기 위한 주식각 및 과도식각을 실시하고 하부층 상에 잔류하는 제1 전도막을 짧은 과도식각으로 제거하는데 특징이 있다. 이에 따라, 플러그 형성을 위한 식각 과정에서 하부층이 노출됨에 따른 손실 및 플라즈마 유도에 의한 손상을 감소시킬 수 있고, 제2 전도막을 패터닝하는 과도식각 과정에서 하부층 상에 잔류하는 제1 전도막이 식각정지층(etch stop layer)으로서 역할을 함과 동시에 이웃하는 제2 전도막 패턴을 전기적으로 연결함으로써 플라즈마 유도에 따른 하부구조의 손상을 방지할 수 있다.

본 발명의 일실시예에 따른 금속배선 형성 방법을 도8a 내지 도8f를 참조하여 보다 상세하게 설명한다.

먼저, 도8a에 도시한 바와 같이 필드산화막(71) 및 트랜지스터 형성이 완료된 반도체 기판(70) 상에 산화막 등으로 층간절연막(75)을 형성하고, 층간절연막(75)을 선택적으로 식각하여 트랜지스터의 게이트 전극(73)을 노출시키는 콘택홀을 형성하고, 콘택홀 내부 및 층간절연막(75) 상에 플러그를 이룰 W막(76)을 형성한다. 미설명 도면부호 '72'는 게이트 산화막, '74'는 산화막 스페이서를 각각 나타낸다.

다음으로, 도8b에 도시한 바와 같이 플러그 이외 부분의 W막(76)을 플라즈마로 전면식각하여 상기 콘택홀 및 층간절연막(75) 상에 100 Å 내지 10000 Å 두께의 W막(76)을 잔류시킨다. 이와 같은 과정에서 층간절연막(75)이 노출되지 않고 W막(76)이 모두 연결되어 있는 상태이므로 W막(76) 하부 층간절연막(75)의 손실은 일어나지 않으며 플라즈마 유도에 의한 손상도 방지된다.

다음으로, 도8c에 도시한 바와 같이 W막(76) 상에 라인 패턴을 이룰 Al막(77)을 형성하고, 후속되는 2회의 과도식각 공정 중에서 식각마스크로 이용되는 감광막 패턴의 손실을 보상하기 위해서 Al막(77) 상에 산화막으로 이루어지는 하드 마스크(hard mask)층(78)을 1 Å 내지 10000 Å 두께로 형성하고, 하드 마스크층(78) 상에 감광막 패턴(79)을 형성한다.

다음으로, 도8d에 도시한 바와 같이 감광막 패턴(79)을 식각마스크로 이용하여 하드 마스크층(78)을 식각해서 하드 마스크 패턴(78A)을 형성한다. 도면부호 '79A'는 하드 마스크 패턴 형성을 위한 플라즈마 식각 과정에서 손실된 감광막 패턴을 나타낸다.

다음으로, 도8e에 도시한 바와 같이 감광막 패턴(79A) 및 하드 마스크 패턴(78A)을 식각마스크로 Al막을 플라즈마 식각하여 Al 라인 패턴(77A)을 형성한다. 이때, Al막을 주식각한 후 주식각 공정시간의 1% 내지 300 % 시간 동안 과도식각을 실시한다. 이때, 식각정지층으로서 역할하는 W막(76)이 층간절연막(75)을 덮고 있어 층간절연막의 손실이 발생하지 않으며 W막(76)을 통하여 Al 라인 패턴(77A)이 서로 연결되어 있는 상태이므로 플라즈마 유도에 의한 손상도 방지된다.

다음으로, 도8f에 도시한 바와 같이 잔류하는 W막(76)에 대한 주식각 및 과도식각을 진행하여 라인과 플러그 구조의 금속배선을 형성하고, 감광막 패턴을 제거한다. 이때, 과도식각은 주식각 공정 시간의 1 % 내지 300 %의 시간 동안 실시한다. 도면부호 '78B'는 잔류하는 하드 마스크 패턴을 나타낸다.

전술한 바와 같이 본 발명에 따른 금속배선 형성 공정에서는 종래 기술 보다 상대적으로 얇은 두께의 W막을 과도식각의 대상으로 하기 때문에 하부층의 손상과 플라즈마 유도에 의한 손상을 최소화시킬 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 라인과 플러그 구조의 금속배선 형성을 위한 식각 과정에서 발생하는 플라즈마 유도에 의한 손상과 하부층의 손실을 최소화 할 수 있다.

즉, 라인과 플러그 구조의 금속배선 형성을 위한 종래 기술에서는 플러그 형성 및 라인 패턴 형성을 위한 각각의 과도식각 과정에서 하부층이 손실되고 플라즈마 유도에 의한 손상이 발생하는데 반하여, 본 발명은 라인 패턴 형성 후 비교적 얇은 막을 과도식각하여 하부층을 노출시킴으로써 하부층의 손실과 플라즈마 유도에 의한 손상을 최소화시킬 수 있다.

도1은 주식각 단계 및 과도식각 단계를 설명하기 위한 공정 단면도,

도2는 주식각 단계가 완료된 상태를 보이는 공정 단면도,

도3은 식각대상층의 두께에 따른 과도식각 대상의 변화를 보이는 공정 단면도,

도4는 과도식각에 따른 하부층의 손상 정도를 보이는 단면도,

도5a 및 도5b는 각각 금속배선 형성을 위한 주식각 과정 및 과도식각 과정을 보이는 공정 단면도,

도6은 종래 기술에 따라 형성된 라인과 플러그 구조의 금속배선을 보이는 공정 단면도,

도7a 내지 도7d는 종래 기술에 따른 금속배선 형성 공정 단면도,

도8a 내지 도8f는 본 발명의 일실시예에 따른 금속배선 형성 공정 단면도.

*도면의 주요부분에 대한 도면 부호의 설명*

75: 층간절연막 76: W막

77: Al막 77A: Al 라인 패턴

78: 하드마스크층 79, 79A: 감광막 패턴

Claims (5)

1. 반도체 소자의 금속배선 형성 방법에 있어서,

   반도체 기판 상에 형성된 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 제1 단계;

   상기 콘택홀 내부 및 상기 층간절연막 상에 제1 전도막을 형성하는 제2 단계;

   상기 제1 전도막을 전면 플라즈마 식각하여, 상기 콘택홀 내부 및 상기 층간절연막 상에 상기 제1 전도막을 잔류시키는 제3 단계;

   상기 제1 전도막 상에 제2 전도막을 형성하는 제4 단계;

   상기 제2 전도막을 선택적으로 플라즈마 식각해서 제2 전도막 패턴을 형성하되, 상기 제1 전도막을 식각정지층으로 이용하는 제5 단계;

   상기 제5 단계에서 노출된 상기 제1 전도막을 플라즈마로 주식각하는 제6 단계; 및

   상기 제1 전도막을 플라즈마로 과도식각하여 상기 층간절연막을 노출시키면서 상기 제2 전도막 패턴과 연결되며 플러그를 이루는 제1 전도막 패턴을 형성하는 제7 단계

   를 포함하는 반도체 소자의 금속배선 형성 방법.
2. 제 1 항에 있어서,

   상기 제1 전도막을 W으로 형성하고,

   상기 제2 전도막을 Al으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
3. 제 1 항에 있어서,

   상기 제5 단계는,

   상기 제2 전도막을 주식각하는 단계; 및

   상기 제2 전도막을 과도식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
4. 제 1 항에 있어서,

   상기 제5 단계는,

   상기 제2 전도막 상에 산화막을 형성하는 단계;

   상기 산화막 상에 감광막 패턴을 형성하는 단계;

   상기 감광막 패턴을 마스크로 상기 산화막을 식각하여 하드 마스크를 형성하는 단계;

   상기 하드 마스크 및 상기 감광막 패턴을 식각마스크로 상기 제2 전도막을 식각하는 단계; 및

   상기 감광막 패턴을 제거하는 단계를 포함하는 반도체 소자의 금속배선 형성 방법.
5. 제 1 항에 있어서,

   상기 제1 단계에서,

   상기 콘택홀은 상기 층간절연막 하부에 형성된 트랜지스터의 게이트 전극을 노출시키는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.