KR100221584B1 - 반도체 소자의 플러그 형성 방법 - Google Patents

반도체 소자의 플러그 형성 방법 Download PDF

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    • H01L21/7684—Smoothing; Planarisation

Abstract

본 발명은 반도체 소자의 플러그 형성 방법에 관한 것으로, 플러그(plug)를 형성하기 위한 식각 공정시 금속의 표면 거칠기에 의해 발생되는 불균일 식각을 방지하기 위하여 콘택 홀이 매립되도록 제1금속을 증착한 후 상기 제1금속상에 상기 제1금속과의 식각 선택비가 크며 층 덮힘 특성이 열악한 제2금속을 증착한다. 그러므로 플러그를 형성하기 위한 식각 공정시 상기 제1금속의 표면 거칠기에 의해 발생생되는 불균일 식각이 방지되어 잔류물의 생성이 방지되며, 따라서 금속층간의 접촉이 안정되어 소자의 전기적 특성 및 수율이 향상될 수 있는 반도체 소자의 플러그 형성 방법에 관한 것이다.

Description

반도체 소자의 플러그(Plug)형성 방법
제1a내지 제1c 도는 종래 반도체 소자의 플러그 형성 방법을 설명하기 위한 소자의 단면도.
제2a도는 제1b도에 도시된 A부분의 상세도.
제2b도는 제1c도에 도시된 B부분의 상세도.
제3a내지 제3e도는 본 발명에 따른 반도체 소자의 플러그 형성 방법을 설명하기 위한 소자의 단면도.
제4a도는 제3b도에 도시된 C부분의 상세도.
제4b도는 제3c도에 도시된 D부분의 상세도.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 실리콘 기판 2, 12 : 접합부
3, 13 : 절연 4, 14 : 베리어 금속층
5 : 금속 5A, 15A : 플러그
5B : 잔유물 15 : 제1금속
16 : 제2금속
본 발명은 반도체 소자의 플러그(Plug) 형성 방법에 관한 것으로, 특히 금속의 표면 거칠기에 의해 발생되는 불균일 식각을 방지할 수 있도록 한 반도체 소자의 플러그 형성 방법에 관한 것이다.
일반적인 반도체 소자의 제조 공정에서 금속층은 이중 또는 다중구조로 형성되며, 금속층간에는 전기적 절연 및 평탄화를 위해 절연층이 형성된다. 또한 실리콘 기판에 형성된 접합부와 금속층 또는 금속층간의 접속은 상기 절연층에 형성되는 콘택 홀(Contact hole) 또는 비아 홀( Via hole)을 통해 이루어지는데, 반도체 소자가 고집적화됨에 따라 콘택 홀의 크기가 감소되기 때문에 상기 콘택 홀에서 금속의 층 덮힘(Step Coverage)이 저하된다. 그러므로 이를 해결하기 위하여 콘택 홀 내부에 텅스텐(W)과 같은 금속을 매립시켜 플러그를 형성한 후 상기 플러그와 접속되도록 절연층상에 금속층을 형성하는데, 그러면 종래 반도체 소자의 플러그 형성 방법을 제1a 내지 제1c도를 통해 설명하면 다음과 같다.
제1a 내지 제1c 도는 종래 반도체 소자의 플러그 형성 방법을 설명하기 위한 소자의 단면도로서, 제2a 및 제2b도를 참조하여 설명하기로 한다.
제1a도는 접합부(2)가 형성된 실리콘 기판(1)상에 절연층(3)을 형성한 후 상기 접합부(2)가 노출되도록 상기 절연층(3)을 패터닝하여 콘택홀을 형성하고 전체 상부면에 베리어 금속층(4)을 형성한 상태의 단면도로서, 상기 베리어 금속층(4)은 티타늄(Ti)및 티타늄 나이트라이드(TiN)를 순차적으로 증착하여 형성한다.
제1b도는 상기 콘택 홀이 매립되도록 전체 상부면에 텅스텐(W)과 같은 금속 (5)을 증착한 상태의 단면도로서, 이때 상기 금속(5)은 상기 베리어 금속층(4)상에서 원주형으로 성장되기 때문에 제2a도에 도시된 바와 같이 상기 금속 (5)의 표면은 거친(Rough)상태를 갖는다. 또한 이러한 거칠기는 상기 금속(5)이 두껍게 증착될 수록 심하다.
제1c도는 상기 절연층(3)의 표면이 노출되는 시점까지 상기 금속(5) 및 베리어
금속층(4)을 순차적으로 식각하므로써 상기 콘택 홀내에 플러그(5Q)가 형성된 상태의 단면도로서, 상기 식각은 반응성 이온 식각(Reactive Ion Etch) 또는 화학적 기계적 연마(Chemical Mechanical Polishing)방법으로 실시된다.
그런데 상기 금속(5)이 식각되는 과정에서 상기 금속(5)의 표면이 거칠기때문에 균일한 식각이 이루어지지 않으며, 이로인해 제2b도에 도시된 바와 같이 상기 절연층(3)또는 베리어 금속층(4)의 표면에는 상기 금속(5)의 잔유물(5B)이 잔류된다. 그러므로 상기 잔유물(5B)에 의해 금속층간의 접촉(Short)이 발생되어 소자의 전기적 특성 및 수율이 저하된다.
따라서 본 발명은 콘택 홀이 매립되도록 제1금속을 증착한 후 표면의 거칠기로 인해 발생되는 불균일 식각을 방지하기 위하여 상기 제1금속상에 식각 선택비가 크며 층 덮힘 특성이 열악한 제2금속을 증착하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 플러그 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 접합부가 형성된 실리콘 기판상에 절연층을 형성한 후 상기 접합부가 노출되도록 상기 절연층을 패터닝하여 콘택 홀을 형성하는 제1단계와, 상기 제1단계로부터 전체 상부면에 베리어 금속층을 형성한 후 상기 콘택 홀이 매립되도록 전체 상부면에 제1금속을 증착하는 제2단계와, 상기 제2단계로부터 상기 제1금속상에 상기 제1금속과의 식각 선택비가 크며 층 덮힘 특성이 열악한 제2금속을 증착하는 제3단계와, 상기 제3단계로부터 식각 선택비 차이를 이용하여 상기 제2및 제1금속을 소정 두께 식각하는 제4단계와, 상기 제4단계로부터 상기 절연층의 표면이 노출되는 시점까지 나머지 두께의 상기 제1금속 및 베리어 금속층을 순차적으로 식각하는 제5단계로 이루어지는 것을 특징으로 하며, 상기 제1금속은 텅스텐(W)이고, 상기 제2금속은 티타늄 나이트라이드(TiN), 코발트(Co), 크롬(Cr), 구리(Cu), 루테늄(Ru)중 하나인 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제3a 내지 제3e 도는 본 발명에 따른 반도체 소자의 플러그 형성방법을 설명하기 위한 소자의 단면도로서, 제4a 및 제4b 도를 참조하여 설명하면 다음과 같다.
제3a도는 접합부(12)가 형성된 실리콘 기판(11)상에 절연층(13)을 형성한 후 상기 접합부(12)가 노출되도록 상기 절연층(13)을 패터닝하여 콘택 홀을 형성하고 전체 상부면에 베리어 금속층(14)을 형성한 상태의 단면도로서, 상기 베리어 금속층(14)은 티타늄(Ti) 및 티타늄 나이트라이드(TiN)를 순차적으로 증착하여 형성한다.
제3b도는 상기 콘택 홀이 매립되도록 전체 상부면에 텅스텐(W)과 같은 제1금속(15)을 증착한 상태의 단면도로서, 이때 상기 제1금속(15)은 상기 베리어 금속층(14)상에서 원주형으로 성장되기 때문에 제4a도에 도시된 바와 같이 상기 제1금속(15)의 표면은 거친 상태를 갖는다. 또한 이러한 거칠기는 상기 제1금속(15)이 두껍게 증착될 수록 심화된다.
제3c도는 스퍼터링(Sputtering) 방법으로 상기 제1금속(15)상에 상기 제1금속(15)과의 식각 선택비가 크며 층 덮힘 특성이 열악한 제2금속(16)을 30 내지 100Å의 두께로 증착한 상태의 단면도로서, 이때 상기 제2금속(16)의 열악한 층 덮힘 특성으로 인해 제4b도에 도시된 바와 같이 상기 제1금속(15)의 요(凹)부위에는 상기 제2금속(16)이 두껍게 증착되며 철(凸)부위에는 상기 제2금속(16)이 얇게 증착된다. 여기서 상기 제2금속(16)으로는 티타늄 나이트라이드(TiN), 코발트(Co), 크롬(Cr), 구리(Cu) 또는 루테늄(Ru)등을 사용한다.
제3d도는 식각 선택비 차이를 이용하여 상기 제2및 제1금속(16 및 15)을 소정 두께 식각하므로써 잔류된 상기 제1금속 (15)의 표면이 평탄화된 상태의 단면도로서, 상기 식각 공정은 반응성 이온 식각 또는 화학적 기계적 연마 방법으로 실시된다. 그러므로 반응성 이온 식각 방법을 이용하는 경우 상기 제1금속(15)에 대한 식각 선택비가 10 내지 100 : 1정도가 되는 금속을 상기 제2금속(16)으로 사용하며, 화학적 기계적 연마 방법을 이용하는 경우 상기 제1금속(15)에 대한 식각 선택비가 5 내지 50 : 1 정도가 되는 금속을 상기 제2금속(16)으로 사용하여 식각 선택비의 차이에 의해 상기 제1금속(15)의 표면이 평탄하게 식각되도록 한다.
제3e도는 상기 절연층(13)의 표면이 노출되는 시점까지 나머지 두께의 상기 제1금속(15) 및 베리어 금속층(14)을 순차적으로 식각하므로써 상기 콘택 홀내에 플러그(15A)가 형성된 상태의 단면도로서, 상기 제1금속(15)의 표면이 평탄화된 후 상기 식각 공정이 실시되기 때문에 균일한 식각 두께를 얻을 수 있다. 그러므로 상기 절연층(13)상에 잔유물이 존재하지 않는다. 또한 상기 식각 공정은 반응성 이온 식각 또는 화학적 기계적 연마 방법으로 실시하거나, 반응성 이온 식각 및 화학적 기계적 연마 방법을 병행하여 실시한다.
상술한 바와 같이 본 발명에 의하면 콘택 홀이 매립되도록 제1금속을 증착한 후 상기 제1금속상에 상기 제1금속과의 식각 선택비가 크며 층 덮힘 특성이 열악한 제2금속을 증착한다. 그러므로 플러그를 형성하기 위한 식각 공정시 상기 제1금속의 표면 거칠기에 의해 발생되는 불균일 식각이 방지되어 금속성 잔류물의 생성이 방지된다. 따라서 금속층간의 접촉이 안정화되어 소자의 전기적 특성이 향상되며, 또한 소자의 수율이 향상될 수 있는 탁월한 효과가 있다.

Claims (9)

  1. 접합부 가형성된 실리콘 기판 상에 절연층을 형성한 후 상기 접합부가 노출되도록 상기 절연층을 패터닝하여 콘택 홀을 형성하는 단계와, 상기 콘택 홀을 포함하는 전체 구조 상부에 배리어 금속층을 형성한 후 상기 콘택 홀이 매립되도록 전체구조 상부에 제1금속을 증착하여 제1금속층을 형성하는 단계와, 상기 제1금속층 상부에 상기 제1금속과의 식각 선택비가 크며, 상기 제1금속층의 요(凹)부에는 얇게 증착되는 특성을 갖는 제2금속을 증착하여 제2금속층을 형성하는 단계와, 상기 제2금속층과 상기 제1금속층의 일부를 제거하기 위한 1차 식각 공정을 실시하는 단계와, 상기 잔류하는 제1금속층 및 배리어 금속층을 순차적으로 제거하여 상기 절연층의 표면이 노출되도록 하는 제2식각 공정을 실시하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  2. 제1항에 있어서, 상기 배리어 금속층은 티타늄(Ti) 및 티타늄 나이트라이드(TiN)의 적층구조인 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  3. 제1항에 있어서, 상기 제1금속은 텅스텐(W)인 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  4. 제1항에 있어서, 상기 제2금속은 티타늄 나이트라이트(TiN), 코발트(Co), 크롬(Cr), 구리(Cu), 루테늄(Ru)중 어느 하나인 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  5. 제1항에 있어서, 상기 제2금속층은 스퍼터링 방법에 의해 30 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  6. 제1항에 있어서, 상기 제1및 제2금속층의 식각 선택비는 반응성 이온 식각 방법을 이용하는 경우 10 내지 100 : 1인 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  7. 제1항에 있어서, 상기 제1 및 제2금속층의 식각 선택비는 화학적 기계적 연마 방법을 이용하는 경우 5 내지 50 : 1 인 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  8. 제1항에 있어서, 상기 1차 식각 공정 및 2차 식각 공정은 반응성 이온 식각 방법 및 화학적 기계적 연마 방법 중 어느 하나를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
  9. 제1항에 있어서, 상기 1차 및 2차 식각 공정은 반응성 이온 식각 방법 및 화학적 기계적 연마 방법을 병행하여 실시하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
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