CN100424868C - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN100424868C
CN100424868C CNB2006100902843A CN200610090284A CN100424868C CN 100424868 C CN100424868 C CN 100424868C CN B2006100902843 A CNB2006100902843 A CN B2006100902843A CN 200610090284 A CN200610090284 A CN 200610090284A CN 100424868 C CN100424868 C CN 100424868C
Authority
CN
China
Prior art keywords
film
connecting hole
wiring
semiconductor device
alloy film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2006100902843A
Other languages
English (en)
Other versions
CN1897267A (zh
Inventor
冈村浩志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1897267A publication Critical patent/CN1897267A/zh
Application granted granted Critical
Publication of CN100424868C publication Critical patent/CN100424868C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明公开了一种可提高连接孔处的连接可靠性的半导体装置的制造方法。本发明所涉及的半导体装置的制造方法包括以下步骤：在第一绝缘膜(10)上形成布线(20)；在第一绝缘膜(10)及布线(20)上形成第二绝缘膜(30)；在第二绝缘膜(30)上形成位于布线(20)上的连接孔(30a)；通过溅射位于连接孔(30a)的底下的布线(20)，从而在连接孔(30a)的侧面形成包覆膜(31)；在第二绝缘膜(30)及包覆膜(31)上形成阻挡膜(41)；以及在连接孔(30a)中埋入导电膜(42)。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种使用连接孔使上下的布线层连接的半导体装置及其制造方法。尤其是涉及可提高连接孔处的布线可靠性的半导体装置及其制造方法。
背景技术
图4的各图是用于说明现有的半导体装置的制造方法的剖面图。根据本示例制造的半导体装置使用钨塞连接上下的布线。
如图4(A)所示，首先，在绝缘膜110上形成第一布线120。第一布线120具有依次层压有阻挡膜121、Al合金膜122、以及防止反射膜123的构造。防止反射膜123具有依次层压有Ti膜及TiN膜的构造。接着，在绝缘膜110及第一布线120上形成以氧化硅为主要成分的层间绝缘膜130。接着，使层间绝缘膜130的表层平坦，进一步在层间绝缘膜130上形成位于第一布线120上的连接孔130a。
在上述的步骤中，在位于连接孔130a的底下的防止反射膜123的表面残留有蚀刻残渣物。而且，由于曝露于大气中，在防止反射膜123的表面形成氧化物层。因此，使用Ar等离子体溅射露出于连接孔130a的底面的第一布线120。由此，除去残留在防止反射膜123的表面上的残渣物及氧化物。除去的残渣及氧化物层作为岛状的氧化物131附着于连接孔130a的侧壁上。
接着，在层间绝缘膜130上及在连接孔130a的侧壁及底面上形成由TiN构成的阻挡膜141。因为在连接孔130a的侧壁附着有岛状的氧化物131，所以，存在在氧化物131的周围阻挡膜141的覆盖率降低的情况。
接着，如图4(B)所示，在阻挡膜141上及连接孔130a中，由CVD法形成钨膜142。在气体原料中使用氟化钨(WF6)。当在连接孔130a的侧壁上，阻挡膜141的覆盖率变差，而使层间绝缘膜130的一部分露出时，在该露出部130b上，钨膜142和层间绝缘膜130直接连接。但是，上述两个膜的粘着性较差，所以，在钨膜142和层间绝缘膜130之间，形成位于露出部130b上的空隙130c。
接着，如图4(C)所示，除去位于层间绝缘膜130上的钨膜142和阻挡膜141。由此，在连接孔130a中埋入钨塞140。接着，在层间绝缘膜130上形成位于钨塞140上的第二布线150。第二布线150的构造为依次层压阻挡膜151、AlCu合金膜152及防止反射膜123(参照例如专利文献1)。
专利文献1：日本特开平9-283624号公报(第2段)
如上所述，当在连接孔的侧壁上附着有岛状的氧化物时，在向连接孔埋入导电体(例如钨塞)步骤中，有时在连接孔的侧壁和导电体之间形成一部分空隙。此时，在连接孔处的连接可靠性(例如应力迁移特性或电子迁移特性)降低。
而且，如果在连接孔的侧壁上附着有岛状的氧化物，则阻挡膜从连接孔的侧壁剥离，在连接孔处的布线可靠性(例如应力迁移特性或电子迁移特性)降低。
发明内容
本发明克服了上述的问题，其目的在于提供可提高连接孔处的连接可靠性的半导体装置及其制造方法。
为解决上述问题，根据本发明的半导体装置，其包括：布线，形成于第一绝缘膜上；第二绝缘膜，形成于所述第一绝缘膜及所述布线上；连接孔，形成于所述第二绝缘膜上，且位于所述布线上；第一合金膜(镀层)，覆盖所述连接孔的侧壁，通过溅射位于所述连接孔(接触孔)底下的所述布线而形成；以及第二合金膜，设置于所述第一合金膜上及所述连接孔的底面上；其中，所述连接孔的上部的所述第一合金膜的厚度薄于形成在所述连接孔底的所述第一合金膜的厚度。
根据该半导体装置，因为所述连接孔的侧壁由所述第一合金膜覆盖，所以所述第二合金膜在所述连接孔的侧壁上连续地形成。因此，在埋入所述导电体的步骤中，可抑制在所述连接孔的侧壁和所述导电体之间形成空隙。因此，可提高所述连接孔处的连接可靠性。
当所述布线为Al合金膜、Ti膜及TiN膜依次层压的构造时，所述第一合金膜通过溅射所述TiN膜而形成。而且，当位于所述连接孔底下的所述布线具有依次层压有Al合金膜、及Ti膜的构造时，所述第一合金膜通过溅射所述Ti膜及所述Al合金膜而形成。而且，当所述布线具有依次层压有Al合金膜、Ti膜及TiN膜的构造，所述第一合金膜通过溅射所述TiN膜及所述Ti膜而形成。当在位于所述连接孔的底下的所述布线的表面上露出所述Al合金膜时，所述第一合金膜通过溅射所述Al合金膜而形成。
根据本发明的半导体装置，其包括：布线，形成于第一绝缘膜上；第二绝缘膜，形成于所述第一绝缘膜及所述布线上；连接孔，形成于所述第二绝缘膜上，且位于所述布线上；第一合金膜，包覆所述连接孔的侧壁，从下向上逐渐变薄；第二合金膜，设置于所述第一合金膜上及所述连接孔的底面上；以及导电体，埋入所述连接孔之中。
在该半导体装置中，有在所述第一合金膜中包含Ti及O的情况，或包含Al及O的情况。
在上述的各半导体装置中，所述第一合金膜包覆所述连接孔从侧壁最底下起的大于等于2/3的区域，没有形成所述第一合金膜的所述连接孔的侧壁由所述第二合金膜覆盖。
根据本发明的半导体装置的制造方法，包括：在第一绝缘膜上形成布线的步骤；在所述第一绝缘膜及所述布线上形成第二绝缘膜的步骤；在所述第二绝缘膜上形成位于所述布线上的连接孔的步骤；通过溅射位于所述连接孔的底下的所述布线，在所述连接孔的侧面形成第一合金膜的步骤；在所述第二绝缘膜及所述第一合金膜上形成第二合金膜的步骤；以及在所述连接孔中埋入导电膜的步骤。
埋入所述导电膜的步骤可以包括以下步骤：在所述连接孔中及所述第二绝缘膜上，通过CVD法(化学气相沉积法)形成所述导电膜的步骤；以及除去位于所述第二绝缘膜上的所述导电膜的步骤。
所述第二绝缘膜例如为氧化硅膜，所述导电膜例如为钨膜。这种情况下，用于形成钨膜的气体原料中含有氟化钨。
附图说明
图1(A)是用于说明第一实施例所涉及的半导体装置的制造方法的剖面图，图1(B)是用于说明图1(A)的下一步骤的剖面图，图1(C)是用于说明图1(B)的下一步骤的剖面图。
图2(A)是用于说明图1(C)的下一步骤的剖面图，图2(B)是用于说明图2(A)的下一步骤的剖面图。
图3(A)是用于说明第二实施例所涉及的半导体装置的制造方法的剖面图，图3(B)是用于说明图3(A)的下一步骤的剖面图。
图4(A)是用于说明现有半导体装置的制造方法的剖面图，图4(B)是用于说明图4(A)的下一步骤的剖面图，图4(C)是用于说明图4(B)的下一步骤的剖面图。
具体实施方式
下面，参照附图对本发明的实施例进行说明。图1及图2的各图是用于说明本发明第一实施例所涉及的半导体装置的制造方法的剖面图。本方法是以钨塞连接第一布线和位于第一布线上面的第二布线的方法。
如图1(A)所示，首先，在硅基板(未图示)上或其上面形成绝缘膜10。绝缘膜10例如为层间绝缘膜。接着，在绝缘膜10上依次层压阻挡膜21、AlCu合金膜22、以及防止反射膜23。阻挡膜21由TiN膜形成，防止反射膜23由Ti膜及TiN膜依次层压而成。在各层上，TiN膜通过反应溅射法形成，Ti膜由溅射法形成。而且，AlCu合金膜22也由溅射法形成。此外，防止反射膜23所包括的TiN膜的厚度例如为大于等于20nm且小于等于150nm。
接着，在防止反射膜23上涂布光蚀膜(未图示)，曝光及显影该光蚀膜。由此，在防止反射膜23上形成抗蚀图案。接着，将该抗蚀图案作为掩模，蚀刻防止反射膜23、AlCu合金膜22及阻挡膜21。由此，在绝缘膜10上形成第一布线20。之后，除去抗蚀图案。
接着，在绝缘膜10及第一布线20上，利用CVD法形成以氧化硅为主要成分的层间绝缘膜30。接着，通过CMP法使层间绝缘膜30的表面平坦。位于第一布线20上的层间绝缘膜30的厚度例如为大于等于400nm且小于等于1200nm。
接着，在层间绝缘膜30上涂布光蚀膜(未图示)，使该光蚀膜(光致蚀刻膜)曝光及显影。由此，在层间绝缘膜30上形成抗蚀图案。接着，将该抗蚀图案作为掩模，蚀刻层间绝缘膜30。由此，在层间绝缘膜30上形成位于第一布线20上的连接孔30a。连接孔30a的直径例如为大于等于100nm且小于等于500nm。
之后，除去抗蚀图案。在该抗蚀图案的除去步骤等中，具有第一布线20的防止反射膜23的表面氧化，高阻抗化。
接着，如图1(B)所示，利用ICP法激发Ar并等离子化，使该连接孔30a曝露于该等离子体中。用于生成等离子体的输入能例如为500W，气体压力例如为0.7mTorr。而且，形成绝缘膜10等的硅基板不被等离子体之外的热源加热。由此，位于连接孔30a的底部的第一布线20的防止反射膜23，其表面被溅射，形成凹部23a。由此，除去形成于防止反射膜23的表面的高阻抗层。
而且，进行防止反射膜23的溅射，直到凹部23a的深度例如为大于等于1nm且小于等于20nm。因此，被溅射物作为包覆膜31附着于连接孔30a的侧壁。包覆膜31从下向上厚度逐渐变薄。在本实施例中，在连接孔30a的侧壁的整个面上形成包覆膜31，但也可以在侧壁下部的大于等于2/3的部分上(从侧壁最底下开始起算的大于等于2/3的部分上)形成包覆膜31。包覆膜31的厚度在连接孔30a的中央部分优选例如为大于等于1nm且小于等于2nm。此外，包覆膜31包含有Ti、O及N。
接着，如图1(C)所示，在层间绝缘膜30上及连接孔30a内形成阻挡膜41。阻挡膜41例如为TiN膜，通过反应溅射法形成。在连接孔30a的侧壁上不形成如现有的岛状的氧化物而是形成包覆膜31，所以阻挡膜41可在连接孔30a的侧壁整个面上连续地形成。因此，阻挡膜41的覆盖率与现有的相比较好。此外，当在连接孔30a的侧壁的上部不形成包覆膜31时，在连接孔30a的上部，在侧壁上直接形成阻挡膜41。
接着，在阻挡膜41上及连接孔30a内，通过CVD法形成钨膜42。在气体原料中使用氟化钨(WF6)。如上所述，阻挡膜41的覆盖率与现有的相比更好。因此，层间绝缘膜30与钨膜42没有直接接触的区域，所以可抑制在钨膜42和层间绝缘膜30之间形成空隙。
之后，如图2(A)所示，通过CMP法研磨除去位于层间绝缘膜30上的阻挡膜41及钨膜42。由此，在连接孔30a内埋入钨塞40。
接着，如图2(B)所示，在层间绝缘膜30上及钨塞40上依次层压阻挡膜51、AlCu合金膜52和防止反射膜53。上述的膜的构造及制造方法分别与阻挡膜21、AlCu合金膜22和防止反射膜23相同。
接着，在防止反射膜53上涂布光蚀膜，对该光蚀膜(未图示)进行曝光及显影。由此，在防止反射膜53上形成抗蚀图案。接着，将该抗蚀图案作为掩模，蚀刻防止反射膜53、AlCu合金膜52及阻挡膜51。由此，在层间绝缘膜30上形成位于钨塞40上的第二布线50。之后，除去抗蚀图案。
如上所述，根据本发明的第一实施例，溅射露出于连接孔30a的底部的防止反射膜23，从而在连接孔30a的侧壁上形成包覆膜31。因此，形成于连接孔30a的侧壁的阻挡膜41的覆盖率比现有的更好。因此，可抑制在钨膜42和连接孔30a的侧壁之间形成空隙。因此，可提高连接孔30a的侧壁和钨塞40的粘着性，可提高钨塞40的应力迁移特性或电子迁移特性。
图3的各图是用于说明本发明的第二实施例所涉及的半导体装置的制造方法的剖面图。除第一布线20的构造以外，本实施例与第一实施例相同。下面，对与第一实施例相同的构成标注相同的附图标记，并省略说明。
首先，如图3(A)所示，形成绝缘膜10和第一布线20。其次，形成层间绝缘膜30及连接孔30a。其次，将形成连接孔30a时使用的抗蚀图案作为掩模进行蚀刻，从而从位于连接孔30a的底部的第一布线20中除去防止反射膜23(在第一实施例中图示)。在该步骤中，除去防止反射膜23的TiN膜及Ti膜两者。
接着，通过溅射露出于连接孔30a的底面的AlCu合金膜22，从而在连接孔30a的侧壁上形成包覆膜31。包覆膜31的构造，除组成外与第一实施例相同。在本实施例中，在包覆膜31上含有Al、Cu及O。
接着，如图3(B)所示，形成钨塞40及第二布线50。上述构造及形成方法与第一实施例相同。
根据本实施例也可得到与第一实施例相同的效果。
此外，本发明并不仅限于上述实施例，可在不脱离本发明的宗旨的范围内进行各种变形。例如，在第二实施例中，当除去位于连接孔30a的底部(最深处)的防止反射膜23时，可残留Ti膜，也可残留TiN膜的一部分及Ti膜。此时，在包覆膜31上包含Al、Cu、Ti及O。
附图标记说明
10、110绝缘膜
20、120第一布线
21、41、51、121、141、151阻挡膜
22、52、122、152AlCu膜
23、53、123防止反射膜
23a 凹部                    30、130层间绝缘膜
30a、130a连接孔             31包覆膜
40、140钨塞                 52、142钨膜
50、150第二布线             130b露出部
130c  空隙                  131氧化物

Claims (14)

1. 一种半导体装置，包括：
布线，形成于第一绝缘膜上；
第二绝缘膜，形成于所述第一绝缘膜及所述布线上；
连接孔，形成于所述第二绝缘膜上，且位于所述布线上；
第一合金膜，覆盖所述连接孔的侧壁，通过溅射位于所述连接孔底下的所述布线而形成；以及
第二合金膜，设置于所述第一合金膜上及所述连接孔的底面上；
其中，所述连接孔的上部的所述第一合金膜的厚度薄于形成在所述连接孔底的所述第一合金膜的厚度。
2. 根据权利要求1所述的半导体装置，其中，
所述布线具有依次层压有Al合金膜、Ti膜及TiN膜的构造，
所述第一合金膜通过溅射所述TiN膜而形成。
3. 根据权利要求1所述的半导体装置，其中，
所述布线具有依次层压有Al合金膜、Ti膜及TiN膜的构造，
所述第一合金膜通过溅射所述TiN膜及所述Ti膜而形成。
4. 根据权利要求1所述的半导体装置，其中，
位于所述连接孔底下的所述布线具有依次层压有Al合金膜及Ti膜的构造，
所述第一合金膜通过溅射所述Ti膜和所述Al合金膜而形成。
5. 根据权利要求1所述的半导体装置，其中，
所述第一合金膜通过溅射位于所述连接孔底下的所述布线所包含的Al合金膜的表面而形成。
6. 一种半导体装置，包括：
布线，形成于第一绝缘膜上；
第二绝缘膜，形成于所述第一绝缘膜及所述布线上；
连接孔，形成于所述第二绝缘膜上，且位于所述布线上；
第一合金膜，包覆所述连接孔的侧壁，从下向上逐渐变薄；
第二合金膜，设置于所述包覆膜上及所述连接孔的底面上；以及
导电体，埋入所述连接孔之中。
7. 根据权利要求6所述的半导体装置，其中，在所述第一合金膜中包含Ti及O。
8. 根据权利要求6所述的半导体装置，其中，在所述第一合金膜中包含Al及O。
9. 根据权利要求1至8中任一项所述的半导体装置，其中，
所述第一合金膜包覆所述连接孔从侧壁最底下起大于等于2/3的区域，
没有形成所述第一合金膜的所述连接孔的所述侧壁覆盖有所述第二合金膜。
10. 根据权利要求1至8中任一项所述的半导体装置，其中，所述导电体为钨塞。
11. 根据权利要求9所述的半导体装置，其中，所述导电体为钨塞。
12. 一种半导体装置的制造方法，包括以下步骤：
在第一绝缘膜上形成布线；
在所述第一绝缘膜及所述布线上形成第二绝缘膜；
在所述第二绝缘膜上形成位于所述布线上的连接孔；
通过溅射位于所述连接孔的底下的所述布线，在所述连接孔的侧面形成第一合金膜；
在所述第二绝缘膜及所述第一合金膜上形成第二合金膜；以及
在所述连接孔中埋入导电膜。
13. 根据权利要求12所述的半导体装置的制造方法，其中，埋入所述导电膜的步骤包括以下步骤：
在所述连接孔中及所述第二绝缘膜上，通过化学气相沉积法形成所述导电膜；以及
除去位于所述第二绝缘膜上的所述导电膜。
14. 根据权利要求13所述的半导体装置的制造方法，其中，
所述第二绝缘膜为氧化硅膜，
所述导电膜为钨膜，通过使用包含氟化钨的气体原料的化学气相沉积法而形成。
CNB2006100902843A 2005-07-13 2006-07-11 半导体装置及其制造方法 Expired - Fee Related CN100424868C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005204041 2005-07-13
JP2005204041A JP2007027234A (ja) 2005-07-13 2005-07-13 半導体装置及びその製造方法
JP2005-204041 2005-07-13

Publications (2)

Publication Number Publication Date
CN1897267A CN1897267A (zh) 2007-01-17
CN100424868C true CN100424868C (zh) 2008-10-08

Family

ID=37609719

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006100902843A Expired - Fee Related CN100424868C (zh) 2005-07-13 2006-07-11 半导体装置及其制造方法

Country Status (4)

Country Link
US (1) US7566972B2 (zh)
JP (1) JP2007027234A (zh)
KR (1) KR100852844B1 (zh)
CN (1) CN100424868C (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008270509A (ja) * 2007-04-20 2008-11-06 Nec Electronics Corp 半導体装置の製造方法
TWI513079B (zh) * 2010-08-26 2015-12-11 Nat Univ Tsing Hua 含混合主體之有機發光二極體及其製作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1234606A (zh) * 1998-04-21 1999-11-10 株式会社东芝 用于制造BEOL布线的小接触通孔的高生产率Al－Cu薄膜溅射工艺
JP2000058650A (ja) * 1998-06-01 2000-02-25 Matsushita Electron Corp 半導体装置、半導体装置の製造方法、および半導体装置の製造装置
US6498091B1 (en) * 2000-11-01 2002-12-24 Applied Materials, Inc. Method of using a barrier sputter reactor to remove an underlying barrier layer

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2557281B2 (ja) 1990-11-27 1996-11-27 三菱電機株式会社 半導体装置
JPH05343531A (ja) 1992-06-11 1993-12-24 Seiko Epson Corp 半導体装置及びその製造方法
US5739579A (en) * 1992-06-29 1998-04-14 Intel Corporation Method for forming interconnections for semiconductor fabrication and semiconductor device having such interconnections
JP3200475B2 (ja) 1992-10-05 2001-08-20 三菱電機株式会社 半導体装置の製造方法
JPH0955474A (ja) 1995-08-10 1997-02-25 Seiko Epson Corp 半導体記憶装置およびその製造方法
JPH09199593A (ja) 1995-11-14 1997-07-31 Ricoh Co Ltd 半導体装置およびその製造方法
JPH09283624A (ja) 1996-04-18 1997-10-31 Sony Corp 半導体装置の製造方法
US6271112B1 (en) * 1998-11-13 2001-08-07 Advanced Micro Devices, Inc. Interlayer between titanium nitride and high density plasma oxide
US6197684B1 (en) * 1999-03-19 2001-03-06 United Microelectronics Corp. Method for forming metal/metal nitride layer
JP2000332103A (ja) 1999-05-24 2000-11-30 Mitsubishi Electric Corp 半導体装置、その製造方法およびその製造装置
US7388289B1 (en) * 1999-09-02 2008-06-17 Micron Technology, Inc. Local multilayered metallization
US6358792B1 (en) * 2001-06-15 2002-03-19 Silicon Integrated Systems Corp. Method for fabricating metal capacitor
JP2003203974A (ja) 2002-01-10 2003-07-18 Seiko Epson Corp 半導体装置の製造方法
JP2004363447A (ja) 2003-06-06 2004-12-24 Semiconductor Leading Edge Technologies Inc 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1234606A (zh) * 1998-04-21 1999-11-10 株式会社东芝 用于制造BEOL布线的小接触通孔的高生产率Al－Cu薄膜溅射工艺
JP2000058650A (ja) * 1998-06-01 2000-02-25 Matsushita Electron Corp 半導体装置、半導体装置の製造方法、および半導体装置の製造装置
US6498091B1 (en) * 2000-11-01 2002-12-24 Applied Materials, Inc. Method of using a barrier sputter reactor to remove an underlying barrier layer

Also Published As

Publication number Publication date
KR100852844B1 (ko) 2008-08-18
KR20070008430A (ko) 2007-01-17
US20070026663A1 (en) 2007-02-01
US7566972B2 (en) 2009-07-28
CN1897267A (zh) 2007-01-17
JP2007027234A (ja) 2007-02-01

Similar Documents

Publication Publication Date Title
KR100400031B1 (ko) 반도체 소자의 콘택 플러그 및 그 형성 방법
KR100661036B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치
JP2002043315A (ja) 半導体装置およびその製造方法
US20020008322A1 (en) Enhanced barrier liner formation for via
CN100424868C (zh) 半导体装置及其制造方法
US20070077720A1 (en) Manufacturing method for an integrated semiconductor structure and corresponding integrated semiconductor structure
KR100453305B1 (ko) 반도체 장치 및 그 제조 방법
JP2008016464A (ja) 半導体装置及び半導体装置の製造方法
US6815222B2 (en) Method for protecting capacitive elements during production of a semiconductor device
JP2005228818A (ja) 半導体装置の製造方法
JP5891753B2 (ja) 半導体装置の製造方法
KR100307827B1 (ko) 반도체소자의 금속배선 콘택 형성방법
KR20030064257A (ko) 반도체 장치
US6368959B1 (en) Method of manufacturing semiconductor device
KR100498647B1 (ko) 반도체 소자의 금속 배선 형성 방법
US7468317B2 (en) Method of forming metal line of semiconductor device
KR100221584B1 (ko) 반도체 소자의 플러그 형성 방법
KR100728965B1 (ko) 반도체 소자의 제조방법
JP2004273593A (ja) 半導体装置及びその製造方法
KR20030052811A (ko) 반도체소자의 제조방법
KR100274346B1 (ko) 반도체소자의금속배선형성방법
KR100559560B1 (ko) 반도체 소자의 다층 배선 형성방법
JPH05129446A (ja) 半導体装置およびその製造方法
JP2005101597A (ja) 半導体装置およびその製造方法
KR20080073151A (ko) 반도체 소자의 다층 금속 배선 형성 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20081008

Termination date: 20170711