KR100453305B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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료덴 세미컨덕터 시스템 엔지니어링 (주)
미쓰비시덴키 가부시키가이샤
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Abstract

본원 발명은 조밀하게 배치된 배선간의 간극에, HDP-CVD(High Density Plasma-Chemical Vapor Deposition)법에 의해 절연막을 문제없이 충전할 수 있는 반도체 장치의 제조 방법을 제공한다. 이 제조 방법은, 반도체 기판 상에 반도체 소자를 형성하는 공정과, 상기 반도체 소자를 전기적으로 접속하기 위해, 상부 보호층(4)을 갖는 복수의 배선(3)을 배열하여 반도체 소자 상에 형성하는 공정과, 상기 배선의 측면과 배선간의 갭 저면을 HDP-CVD법 이외의 CVD법으로 보호 절연막(5)을 형성하는 공정과, 상기 보호 절연막을 피복하고, 또한 보호 절연막으로 피복된 배선간의 갭을 매립하도록 HDP-CVD법에 의해 절연막(6)을 형성하는 공정을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 기판 상에 형성된 반도체 소자를 전기적으로 접속하는 배선을 피복하는 절연막에서의 배선간의 매립 불량이나, 매립 시에 발생하는 배선의 결손을 방지할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치에서는, 반도체 기판 상에 형성된 반도체 소자를 전기적으로 접속하는 배선, 특히 알루미늄 배선이 이용된다. 최근 반도체 디바이스에서는, 배선 간격이 좁아져, 배선간의 절연막 형성에 고밀도 플라즈마를 이용한 화학적 기상 성장법(이하, HDP-CVD: High Density Plasma-Chemical Vapor Deposition)이 이용되고 있다.
도 7은, 종래의 반도체 장치에서, 반도체 기판 상에 형성된 층간 절연막(101) 상에 배치된 알루미늄 배선(103)을 나타내는 단면도이다. 도 7에서, 알루미늄 배선(103) 아래에는 배선 하층인 Ti/TiN막(102)이 형성되고, 또한 알루미늄 배선(103) 상에는 배선 상층인 Ti/TiN막(104)이 형성되어 있다. 배선 상층인 Ti/TiN막(104)은 배선의 패터닝 시에 반사 방지막으로서 기능한다. 또한, 배선 하층인 Ti/TiN막(102)은, 알루미늄 배선의 스트레스 마이그레이션 내성 및 일렉트릭 마이그레이션 내성을 향상시키는 것이다.
이들 알루미늄 배선(103)은 HDP-CVD법에 의해 형성된 절연막(이하, HDP 절연막)(106)으로 피복되어 있다. HDP 절연막(106) 상에는 HDP-CVD법 이외의 방법으로 성막된 절연막(107)이 형성되어 있다. 후술하는 바와 같이, HDP-CVD법에서는 성막에 병행하여 스퍼터링이 행해진다. 이 때문에, 이 절연막(107)이 HDP-CVD법으로 성막되면, 절연막(106)에 손상이 가해진다.
상기한 제조 방법에 따르면, 배선의 패터닝 시, 피에칭 특성의 차이 때문에, Ti/TiN막이 알루미늄 배선으로부터 외측으로 돌출되어, 차양과 같은 형상으로 되는 부분이 생긴다. 이 이후에 행해지는 HDP-CVD법에서는, 고밀도 플라즈마와 기판 바이어스를 조합하여 사용하기 때문에, 성막종(species)의 지향성이 강하여, 성막과 동시에 스퍼터링도 동시 진행적으로 행해진다. 이 때문에, 알루미늄 배선 상에 형성된 Ti/TiN막이 차양 형상으로 알루미늄 배선으로부터 외측으로 돌출되어 있는 경우, 차양 아래 부분(도 7의 D부)의 매립 특성이 열화되어, 공극이 발생한다. 또한, HDP-CVD법에서는, 스퍼터링의 영향에 의해, 알루미늄 배선이 변형되어, 예를 들면, 도 7의 E부 등에 알루미늄 배선의 결손이 발생하기 쉽다.
본 발명의 목적은, 배선의 패터닝 시의 반사 방지용의 Ti/TiN막이 차양 형상으로 돌출되어도, 그 아래 부분에 공극이 발생하지 않고, 또한 배선의 결손을 발생시키지 않고 HDP-CVD법에 의해 배선간에 절연막을 매립할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
도 1은 본 발명의 실시예 1에서의 반도체 장치를 나타내는 단면도.
도 2는 본 발명의 실시예 2에서의 반도체 장치의 제조 방법에 있어서, 보호 절연막을 형성하여 배선간의 갭을 좁힌 상태의 단면도.
도 3은 도 2의 보호 절연막에 대하여 스퍼터링을 실시하여 HDP-CVD법으로 성막하는 성막 초기의 상태를 나타내는 단면도.
도 4는 도 3의 상태 후, 스퍼터링을 완화하여 성막한 후의 단계의 단면도.
도 5는 본 발명의 실시예 3에서의 반도체 장치의 제조 방법에 있어서, 보호 절연막을 형성하여 배선간의 갭을 매립한 상태의 단면도.
도 6은 도 5의 상태에 에치백을 실시하여, 배선간의 갭을 넓힌 상태의 단면도.
도 7은 종래의 반도체 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 층간 절연막
2 : 하부 보호층
3 : 알루미늄 배선
4 : 상부 보호층
5 : 보호 절연막
본 발명의 반도체 장치의 제조 방법에서는, 반도체 기판 상에 반도체 소자를 형성하는 공정과, 반도체 소자 상에, 그 반도체 소자간을 전기적으로 접속하는, 상부 보호층을 갖는 배선을 복수개 배열하여 형성하는 공정과, 상부 보호층을 갖는 배선간, 및 그 상부 보호층을 갖는 배선을 피복하도록, HDP-CVD법 이외의 화학 기상 성장법(CVD법: Chemical Vapor Deposition)으로 보호 절연막을 형성하는 공정과, 보호 절연막으로 피복된 상부 보호층을 갖는 배선간을 매립하고, 그 보호 절연막을 피복하도록, 고밀도 플라즈마 화학 기상 성장법으로, 절연막을 형성하는 공정을 포함한다.
이러한 구성에 의해, 상부 보호층이 차양 형상으로 돌출되어도, 직진 지향성이 작은 화학 기상 성장법(CVD법)을 이용하여, 차양 아래에도 공극을 발생시키지 않고 보호 절연막을 성막할 수 있다. 또한, HDP-CVD법에 의한 성막 중에 온도가 상승해도, 배선은 보호 절연막으로 피복되어 있기 때문에, 온도 상승에 기인하는 배선의 결손을 방지할 수 있다.
또한, HDP-CVD법 이외의 CVD법으로는, 평행 평판형 플라즈마 CVD법이나 열 CVD법이 있다. 또한, 상기한 상부 보호층을 갖는 배선은, 해당 반도체 소자를 반도체 기판 내에 형성된 반도체 소자 영역인 것으로 해석하여 반도체 기판 상에 접하여 형성되거나, 그보다 상방의 층간 절연막 상에 접하여 형성되어도 된다. 또한, 상부 보호층에는 Ti/TiN막 등을 이용할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 보호 절연막 형성 공정 시에, 고밀도 플라즈마 화학 기상 성장법 이외의 화학 기상 성장에 의해, TEOS(Tetra-Ethyl-Ortho-Silicate)를 원료로 하여, SiO2막, SiON막, Si3N4막 및 불소 함유 SiO2막(FSG막) 중 적어도 1종의 막을 보호 절연막으로서 형성할 수 있다.
이러한 구성에 의해, 커버리지 특성이 우수한 보호 절연막으로 배선을 피복하는 것이 가능해진다.
본 발명의 반도체 장치의 제조 방법에서는, 보호 절연막 형성 공정 시에, 보호 절연막을 성막 온도 400℃ 이하에서 성막하는 것이 바람직하다.
이러한 구성에 의해, 보호 절연막 형성 전에 있어서, 배선을 예를 들면 알루미늄 배선으로 한 경우에도 알루미늄 결손을 방지할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 고밀도 플라즈마 화학 기상 성장법에 의한 절연막 형성 공정 시에, 그 절연막 성막 초기에 스퍼터 성분을 많게 하는 조건에 의해, 상부 보호층을 갖는 배선 상부에 위치하는 상기 보호 절연막을 스퍼터하여, 상부 보호층을 갖는 배선간의 갭을 넓게 하면서 성막하고, 그 후, 그보다 스퍼터 성분을 적게 하여 성막할 수 있다.
이러한 구성에 의해, 처리 공정을 증가시키지 않고, 보호 절연막이 형성된 후의 좁아진 배선간의 갭을 넓혀 배선간을 매립할 수 있기 때문에, 배선간의 매립 불량을 피할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 보호 절연막 형성 공정 후, 보호 절연막을 에치백하고, 그 후, 고밀도 플라즈마 화학 기상 성장법으로 절연막을 형성할 수 있다.
보호 절연막을 형성한 후에, 배선간의 갭이 보호 절연막으로 매립된 경우, 상기한 바와 같이, 에치백에 의해 보호 절연막을 제거하여 배선간을 개구시킬 수 있다. 이 개구한 배선간에 매립 불량없이 HDP-CVD법에 의해 배선간의 저부도 피복하여 절연막을 형성할 수 있다. 상기한 에치백 외에, HDP-CVD법에 의한 스퍼터링을 행해도 되는 것은 물론이다.
본 발명의 반도체 장치의 제조 방법에서는, 상부 보호층을 갖는 배선 형성 공정이, 상부 보호층을 갖는 배선의 하부 보호층으로 되는 하부 보호층을 성막하는 공정을 포함할 수 있다.
이러한 구성에 의해, 예를 들면 배선에 알루미늄 배선을 이용한 경우에도, 스트레스 마이그레이션 내성이나 일렉트릭 마이그레이션 내성을 향상시킬 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 배선에 알루미늄 배선을 이용할 수 있다.
이러한 구성에 의해, 기존 설비를 이용하여, 염가로 안정적으로 배선을 형성할 수 있다.
다음으로 도면을 이용하여 본 발명의 실시예에 대하여 상세히 설명한다.
(실시예 1)
도 1을 참조하면, 층간 절연막(1) 상에 알루미늄 배선(3)이 형성되어 있다. 그 알루미늄 배선의 하측에는 배선 하층인 Ti/TiN막(2)이, 또한 상측에는 배선 상층인 Ti/TiN막(4)이 배치되어 있다. 배선 하층인 Ti/TiN막(2)은, 알루미늄 배선의 스트레스 마이그레이션 내성 및 일렉트릭 마이그레이션 내성을 향상시키는 것이다.또한, 배선 상층인 Ti/TiN막(4)은 배선의 패터닝에 시에 반사 방지막으로서 기능한다. 도 1에 도시한 상부 보호층을 갖는 배선(3)간의 어스펙트비(h/L)는 1.45 이상이고, 배선 폭은 0.4㎛ 이하이다.
이들 알루미늄 배선(3)과, 그 상하층(2, 4)과, 층간 절연막(1)을 피복하도록, 얇은 절연막(5)이 형성되어 있다. 이 얇은 절연막(5)은 HDP-CVD법 이외의 직진 지향성이 작은 CVD법으로 성막되어 있기 때문에, 배선 상층이 차양 형상으로 돌출되어 있어도, 그 아래에 공극을 형성하지 않고 절연층을 형성할 수 있다. 이 얇은 절연막(5)을 피복하도록, HDP-CVD법으로 성막된 절연막(6)이 형성되어 있다. 또한, HDP-CVD법으로 성막된 절연막(6) 상에, HDP-CVD법 이외의 CVD법으로 성막된 절연막(7)이 형성되어 있다.
알루미늄 배선을 피복하는 HDP-CVD법 이외의 CVD법으로 성막된 얇은 절연막(5)의 성막 온도는 400℃ 이하이고, 그 막 두께는 50㎚∼100㎚ 정도이다. 절연막(5)의 성막 온도를 400℃ 이하로 함으로써, 이 절연막(5)의 성막 중에 발생하는 알루미늄 배선의 변형에 기인하는 결손을 방지할 수 있다. 또한, HDP-CVD법에 의한 절연막(6)의 성막 전에, 얇은 절연막(5)으로 알루미늄 배선의 주위를 피복함으로써, HDP-CVD법에 의한 성막 중의 온도 상승 때문에, 알루미늄 배선이 변형되어 알루미늄 결손이 발생하는 것을 억제할 수 있다. 이 절연막(5)은, 단차 피복 특성이 우수한 TEOS를 원료로 한 SiO2막, SiON막, SiN막 또는 FSG막을 단독 또는 조합하여 이용할 수 있다. 단차 피복 특성이 우수한 절연막을 형성함으로써, Ti/TiN막(4)의 차양 형상 부분 아래의 매립 특성이 양호해져, 공극의 발생을 억제할 수 있다.
(실시예 2)
도 2∼도 4는 본 발명의 실시예 2에서의 반도체 장치의 제조 방법을 설명하는 도면이다. 상술한 바와 같이, HDP-CVD법 이외의 CVD법을 이용하여 알루미늄 배선을 피복하는 절연막을 형성한 경우, 알루미늄 배선의 측벽 상부의 막 두께가 측벽 하부의 막 두께보다 두꺼워진다. 도 2는, 알루미늄 배선의 측벽 상부의 막 두께가 측벽 하부의 막 두께보다 두꺼워져, 배선간의 갭이 좁아진 상태를 나타내는 단면도이다. 도 2의 A부와 같은 개소로부터 배선간을 매립하도록 성막하는 것은 어렵다.
이러한 경우, HDP-CVD법에 의한 절연막(6)의 성막에서, 다단 단계의 조건을 이용한다. HDP-CVD법에 의한 절연막(6)의 성막에서, 다단 단계를 사용하지 않으면, 알루미늄 배선간에 매립 불량이 발생한다.
HDP-CVD법에 의한 성막 초기에 스퍼터링 성분이 강한 조건을 이용함으로써, 도 3에 도시한 바와 같이, 알루미늄 배선의 측벽 상부의 막이 박리되고, 또한 박리된 성분이 바닥의 부분에 유입된다. 이 성막 초기에는, 도 3의 B부로서 도시한 바와 같이 배선간의 개구부가 넓어짐과 함께, HDP-CVD법에 의한 성막도 진행되어, 절연막(6a)이 형성된다. 따라서, 알루미늄 배선 상부의 갭이 넓어짐과 함께, 바닥 부분에서도 성막이 진행된다. 이 후, 도 4에 도시한 바와 같이, 스퍼터링 성분이 적은 상태에서 성막을 행하여 절연막(6b)을 성막함으로써, 처리 시간을 단축하여능률적으로 공극이 없는 절연막을 알루미늄 배선간에 형성할 수 있다.
(실시예 3)
도 5 및 도 6은 본 발명의 실시예 3에서의 반도체 장치의 제조 방법을 설명하는 도면이다. 상기한 보호용의 얇은 절연막(5)을 성막한 결과, 도 5에 도시한 바와 같이 배선간의 갭이 보호 절연막으로 매립되는 경우가 있다. 이러한 경우, 보호 절연막(5)을 에치백함으로써, 배선간의 갭을 개구한 후, HDP-CVD법에 의해 절연막을 매립하여, 공극이 없는 절연막을 성막할 수 있다.
상기에 개시된 본 발명의 실시예는 어디까지나 예시이며, 본 발명의 범위는 이들 발명의 실시예에 한정되지 않는다. 예를 들면, 상기한 실시예에서는, 1층의 알루미늄 배선 및 층간 절연막에 대하여 설명하였지만, 마찬가지의 구조를 2층 이상 적층한 구성으로 해도 되는 것은 물론이다.
본 발명의 반도체 장치 및 그 제조 방법을 이용함으로써, 배선의 패터닝 시의 반사 방지용의 Ti/TiN막이 차양 형상으로 돌출되어도, 그 아래 부분에 공극이 발생하지 않고, 또한 배선의 결손을 발생시키지 않고 HDP-CVD법에 의해 배선간에 절연막을 매립할 수 있는 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (3)

  1. 반도체 기판 상에 반도체 소자를 형성하는 공정과,
    상기 반도체 소자 상에, 그 반도체 소자 사이를 전기적으로 접속하는, 상부 보호층을 갖는 배선을 복수개 배열하여 형성하는 공정과,
    상기 상부 보호층을 갖는 배선간의 갭의 저면, 및 그 상부 보호층을 갖는 배선의 상면 및 측면을 피복하도록, 고밀도 플라즈마 화학 기상 성장법(HDP-CVD법) 이외의 화학 기상 성장법(CVD법)으로 보호 절연막을 형성하는 공정과,
    상기 보호 절연막으로 피복된 상기 상부 보호층을 갖는 배선간의 갭을 매립하며, 그 보호 절연막을 피복하도록, 고밀도 플라즈마 화학 기상 성장법으로, 절연막을 형성하는 공정을 포함하고,
    상기 고밀도 플라즈마 화학 기상 성장법에 의한 절연막 형성 공정에서는, 그 절연막 성막 초기에는 스퍼터 성분을 많게 하는 조건으로 상기 상부 보호층을 갖는 배선 상부에 위치하는 상기 보호 절연막을 스퍼터링하여, 상기 상부 보호층을 갖는 배선간의 개구를 넓게 하면서 성막하고, 그 후, 그보다 스퍼터 성분을 적게 하여 성막하는 반도체 장치의 제조 방법.
  2. 반도체 기판 상에 형성된 반도체 소자와,
    복수개가 나란히 배치되며, 상기 반도체 소자 사이를 전기적으로 접속하는, 상부 보호층을 갖는 배선층과,
    상기 상부 보호층을 갖는 배선층간의 갭의 저면, 및 그 상부 보호층을 갖는 배선층의 상면 및 측면을 피복하는, 고밀도 플라즈마 화학 기상 성장법 이외의 화학 기상 성장법에 의해 성막된 보호 절연막과,
    상기 보호 절연막에 의해 피복된 상부 보호층을 갖는 배선층 사이를 매립하며, 그 보호 절연막을 피복하는, 고밀도 플라즈마 화학 기상 성장법(HDP-CVD)으로 성막된 HDP 절연막을 포함하고,
    상기 상부 보호층을 갖는 배선의 상부의 개구 근처에 위치하는 상기 보호 절연막이 스퍼터링되어 깎여 있는 반도체 장치.
  3. 제2항에 있어서,
    상기 상부 보호층을 갖는 배선의 높이 h와, 상부 보호층을 갖는 배선간의 간격 L의 비인 어스펙트비(h/L)가 1.45 이상인 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101038530B1 (ko) 2007-05-23 2011-06-02 르네사스 일렉트로닉스 가부시키가이샤 장벽금속 및 피복막을 포함하는 반도체 장치 및 이를제조하기 위한 방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4679277B2 (ja) * 2005-07-11 2011-04-27 富士通セミコンダクター株式会社 半導体装置の製造方法
US7648921B2 (en) * 2006-09-22 2010-01-19 Macronix International Co., Ltd. Method of forming dielectric layer
KR20080100626A (ko) * 2007-05-14 2008-11-19 네스트 주식회사 반도체 소자의 역순 갭 충전 방법
TWI475616B (zh) * 2008-12-26 2015-03-01 Semiconductor Energy Lab 半導體裝置及其製造方法
US9490209B2 (en) 2013-03-13 2016-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Electro-migration barrier for Cu interconnect
JP2017220642A (ja) 2016-06-10 2017-12-14 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、プログラムおよび記録媒体

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000027935A (ko) * 1998-10-29 2000-05-15 김영환 반도체 소자의 층간 절연막 형성 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6350672B1 (en) * 1997-07-28 2002-02-26 United Microelectronics Corp. Interconnect structure with gas dielectric compatible with unlanded vias
JP3141827B2 (ja) 1997-11-20 2001-03-07 日本電気株式会社 半導体装置の製造方法
US6037018A (en) * 1998-07-01 2000-03-14 Taiwan Semiconductor Maufacturing Company Shallow trench isolation filled by high density plasma chemical vapor deposition
US6090714A (en) * 1998-10-23 2000-07-18 Taiwan Semiconductor Manufacturing Company Chemical mechanical polish (CMP) planarizing trench fill method employing composite trench fill layer
GB2356289A (en) 1999-08-19 2001-05-16 Lucent Technologies Inc Process for deposition of low-k dielectric gap filling layer onto high aspect ratio features in integrated circuits
TW424328B (en) * 1999-09-17 2001-03-01 Taiwan Semiconductor Mfg EEPROM with high capacitance coupling ratio
KR20010051285A (ko) 1999-10-28 2001-06-25 윌리엄 비. 켐플러 평탄화와 간극 충전을 강화시키기 위한ｈｓｑ/ｐｅｔｅｏｓ ｉｌｄ 스택 위의 ｈｄｐ 캡핑층또는 폴리쉬층
US6248673B1 (en) * 2000-02-23 2001-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Hydrogen thermal annealing method for stabilizing microelectronic devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000027935A (ko) * 1998-10-29 2000-05-15 김영환 반도체 소자의 층간 절연막 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101038530B1 (ko) 2007-05-23 2011-06-02 르네사스 일렉트로닉스 가부시키가이샤 장벽금속 및 피복막을 포함하는 반도체 장치 및 이를제조하기 위한 방법

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