JPH05259296A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05259296A JPH05259296A JP5130492A JP5130492A JPH05259296A JP H05259296 A JPH05259296 A JP H05259296A JP 5130492 A JP5130492 A JP 5130492A JP 5130492 A JP5130492 A JP 5130492A JP H05259296 A JPH05259296 A JP H05259296A
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Abstract
(57)【要約】
【目的】下地段差をサイドウォールと塗布絶縁膜を用い
て、平坦度良く平坦化絶縁膜形成し、高信頼性多層配線
を形成する。 【構成】下地段差を、Ｏ3−ＴＥＯＳ膜のサイドウォー
ルとプラズマＣＶＤ絶縁膜と塗布絶縁膜とＣＶＤ絶縁膜
とにより平坦化３層々間絶縁膜を形成して平坦化した構
成とする。 【効果】サイドウォールを形成する際、巣を発生するこ
となくサイドウォールを形成することができ、また塗布
ガラスと組み合わせて下地段差を平坦化することによ
り、信頼性の高い微細多層配線の形成を可能とする。
て、平坦度良く平坦化絶縁膜形成し、高信頼性多層配線
を形成する。 【構成】下地段差を、Ｏ3−ＴＥＯＳ膜のサイドウォー
ルとプラズマＣＶＤ絶縁膜と塗布絶縁膜とＣＶＤ絶縁膜
とにより平坦化３層々間絶縁膜を形成して平坦化した構
成とする。 【効果】サイドウォールを形成する際、巣を発生するこ
となくサイドウォールを形成することができ、また塗布
ガラスと組み合わせて下地段差を平坦化することによ
り、信頼性の高い微細多層配線の形成を可能とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特に多層配
線を具備する半導体装置に関する。
線を具備する半導体装置に関する。
【０００２】
【従来の技術】従来、多層配線構造を有する半導体装置
において、下地段差の平坦化は、ＣＶＤ膜とＳＯＧ（Ｓ
ｐｉｎ−Ｏｎ−Ｇｌａｓｓ）とを組み合わせて平坦化す
る方法、サイドウォールを用いて平坦化する方法（特開
昭６２−１７２７４０）等がある。
において、下地段差の平坦化は、ＣＶＤ膜とＳＯＧ（Ｓ
ｐｉｎ−Ｏｎ−Ｇｌａｓｓ）とを組み合わせて平坦化す
る方法、サイドウォールを用いて平坦化する方法（特開
昭６２−１７２７４０）等がある。
【０００３】ＣＶＤ膜とＳＯＧを組み合わせて平坦化す
る方法は、（１）上塗り法（図２）（２）中塗り法（図
３）（３）下塗り法（図４）がある。図２は上塗り法を
示すもので、上塗法は、下地配線層８にＣＶＤ膜９を成
膜してからＳＯＧ５を塗布して、下地段差を平坦化する
方法である。図３は中塗り法を示すもので、中塗り法
は、下地配線層１０にＣＶＤ膜１１を成膜してからＳＯ
Ｇ５を塗布し、再度ＣＶＤ膜１２を成膜して下地段差を
平坦化する方法である。図４は下塗り法を示すもので、
下塗り法は、下地配線層１３にＳＯＧ５を塗布してから
ＣＶＤ膜１４を成膜して下地段差を平坦化する方法であ
る。
る方法は、（１）上塗り法（図２）（２）中塗り法（図
３）（３）下塗り法（図４）がある。図２は上塗り法を
示すもので、上塗法は、下地配線層８にＣＶＤ膜９を成
膜してからＳＯＧ５を塗布して、下地段差を平坦化する
方法である。図３は中塗り法を示すもので、中塗り法
は、下地配線層１０にＣＶＤ膜１１を成膜してからＳＯ
Ｇ５を塗布し、再度ＣＶＤ膜１２を成膜して下地段差を
平坦化する方法である。図４は下塗り法を示すもので、
下塗り法は、下地配線層１３にＳＯＧ５を塗布してから
ＣＶＤ膜１４を成膜して下地段差を平坦化する方法であ
る。
【０００４】図５はサイドウォールを用いて平坦化する
方法を示すもので、ＰＳＧ膜を下地配線層１５に成膜し
た後、反応性イオンエッチング（以下、Ｒ−Ｉ−Ｅとす
る）を行うことによりサイドウォール１６を形成し、そ
の上にスパッタ法で層間絶縁膜１７を形成して下地段差
を平坦化する方法である。
方法を示すもので、ＰＳＧ膜を下地配線層１５に成膜し
た後、反応性イオンエッチング（以下、Ｒ−Ｉ−Ｅとす
る）を行うことによりサイドウォール１６を形成し、そ
の上にスパッタ法で層間絶縁膜１７を形成して下地段差
を平坦化する方法である。
【０００５】
【発明が解決しようとする課題】しかしながら、上記図
２乃至４のＣＶＤ膜とＳＯＧを組み合わせて平坦化する
方法では、ＳＯＧの溜る体積が大きくなり、熱処理によ
る体積収縮に起因するクラックの発生や、ＳＯＧからの
放出ガスによる配線の、断線、ショートが懸念される。
また、図２の上塗り法の場合、配線頭部やコーナー部で
絶縁膜厚が薄くなるため絶縁性の低下を招きショートの
恐れがある。更に、ＳＯＧ５が表面にでているためフッ
酸系の薬品に対して脆弱になる。図３の中塗り法の場
合、ＣＶＤ膜１１がオーバーハングになりＳＯＧが入り
にくくなる。そのため層間絶縁膜中に空洞の発生が懸念
される。図４の下塗り法の場合、配線に直接脆弱な膜の
ＳＯＧ５が塗布されるため、熱処理による配線の変形を
防ぐことができない。そのため、配線のショートや断線
が懸念される。
２乃至４のＣＶＤ膜とＳＯＧを組み合わせて平坦化する
方法では、ＳＯＧの溜る体積が大きくなり、熱処理によ
る体積収縮に起因するクラックの発生や、ＳＯＧからの
放出ガスによる配線の、断線、ショートが懸念される。
また、図２の上塗り法の場合、配線頭部やコーナー部で
絶縁膜厚が薄くなるため絶縁性の低下を招きショートの
恐れがある。更に、ＳＯＧ５が表面にでているためフッ
酸系の薬品に対して脆弱になる。図３の中塗り法の場
合、ＣＶＤ膜１１がオーバーハングになりＳＯＧが入り
にくくなる。そのため層間絶縁膜中に空洞の発生が懸念
される。図４の下塗り法の場合、配線に直接脆弱な膜の
ＳＯＧ５が塗布されるため、熱処理による配線の変形を
防ぐことができない。そのため、配線のショートや断線
が懸念される。
【０００６】一方、上記図５のサイドウォールを用いて
平坦化する方法では、狭いスペースでサイドウォール１
６の膜厚を厚くしようとすると、層間絶縁膜中に空洞が
発生するため、厚いサイドウォールを形成することがで
きない。また、スパッタ法で層間絶縁膜を形成するため
平坦性は悪くなる。
平坦化する方法では、狭いスペースでサイドウォール１
６の膜厚を厚くしようとすると、層間絶縁膜中に空洞が
発生するため、厚いサイドウォールを形成することがで
きない。また、スパッタ法で層間絶縁膜を形成するため
平坦性は悪くなる。
【０００７】本発明の目的は、狭いスペースでも空洞を
発生することなくサイドウォールと塗布ガラスを用いて
下地段差を平坦度良く平坦化することができる半導体装
置およびその製造方法を提供することにある。
発生することなくサイドウォールと塗布ガラスを用いて
下地段差を平坦度良く平坦化することができる半導体装
置およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、図１に示すようにサイドウォールを形成する
際、空洞の発生を防止するために下地段差の最小スペー
スの１／２以下の膜厚で層間絶縁膜を成膜し、反応性イ
オンエッチングを行なうことによりサイドウォールを形
成する。また、サイドウォールの材料としてＯ3とＴＥ
ＯＳとを用いた減圧ＣＶＤ（化学気相成長）法を適用し
て形成する。サイドウォール形成後、ＳＯＧを塗布し、
この一部をエッチバックする。続いてプラズマＣＶＤ膜
を成膜して下地段差を平坦化する。
造方法は、図１に示すようにサイドウォールを形成する
際、空洞の発生を防止するために下地段差の最小スペー
スの１／２以下の膜厚で層間絶縁膜を成膜し、反応性イ
オンエッチングを行なうことによりサイドウォールを形
成する。また、サイドウォールの材料としてＯ3とＴＥ
ＯＳとを用いた減圧ＣＶＤ（化学気相成長）法を適用し
て形成する。サイドウォール形成後、ＳＯＧを塗布し、
この一部をエッチバックする。続いてプラズマＣＶＤ膜
を成膜して下地段差を平坦化する。
【０００９】
【作用】本発明は、前記した構成により、巣を発生させ
ること無く厚いサイドウォールを形成することができ、
また、下地段差の形状に影響されずに、サイドウォール
を形成することができる。
ること無く厚いサイドウォールを形成することができ、
また、下地段差の形状に影響されずに、サイドウォール
を形成することができる。
【００１０】また、上記の方法を用いることによりサイ
ドウォール上部のテーパーの角度が小さくなるため、塗
布ガラスが段差部に入り易く、平坦度も良くなる。更に
段差部にサイドウォールがあるため、塗布ガラスの段差
部に溜る体積も小さくなり、薄いＳＯＧで下地段差を平
坦化することができる。そのため、熱処理時の体積収縮
に起因するクラックや、放出ガスによる配線の断線、シ
ョートを防止することができる。
ドウォール上部のテーパーの角度が小さくなるため、塗
布ガラスが段差部に入り易く、平坦度も良くなる。更に
段差部にサイドウォールがあるため、塗布ガラスの段差
部に溜る体積も小さくなり、薄いＳＯＧで下地段差を平
坦化することができる。そのため、熱処理時の体積収縮
に起因するクラックや、放出ガスによる配線の断線、シ
ョートを防止することができる。
【００１１】また、異方性エッチバックを行うことによ
りサイドウォールを形成するため、配線上の層間絶縁膜
を厚くすることなく平坦性良く下地段差を平坦化するこ
とができる。そのため、同じスルーホール径ではアスペ
クト比が小さくなるため、上層配線のカバレジが向上
し、スルーホール部での断線を防止することができ、信
頼性が向上する。
りサイドウォールを形成するため、配線上の層間絶縁膜
を厚くすることなく平坦性良く下地段差を平坦化するこ
とができる。そのため、同じスルーホール径ではアスペ
クト比が小さくなるため、上層配線のカバレジが向上
し、スルーホール部での断線を防止することができ、信
頼性が向上する。
【００１２】更に、数種類のＣＶＤ膜を組合せることに
より、低応力のサイドウォールを形成することができ、
熱処理による配線の変形を防ぐことができる。
より、低応力のサイドウォールを形成することができ、
熱処理による配線の変形を防ぐことができる。
【００１３】
【実施例】以下図面を参照にして本発明を詳細に説明す
る。
る。
【００１４】（実施例１）図６乃至図１３は、本発明の
実施例を説明するための工程順に示した断面図である。
実施例を説明するための工程順に示した断面図である。
【００１５】まず図６に示すように、ＴｉＮ（チタンナ
イトライド）１を１００ｎｍ成膜しその上にＡｌ（アル
ミニウム）２を５００ｎｍ成膜、その後ホトレジストの
パターンのマスクとしてエッチングを行うことにより、
最小スペース幅０．８μｍのＡｌ配線を形成する。Ｔｉ
Ｎ１は下地のシリコン半導体基板からＳｉがＡｌ配線２
へ拡散されることを防止するためのバリアメタルとして
働くものである。そのＡｌ配線２上にＴＥＯＳ（Ｔｅｔ
ｒａｅｔｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）とＯ3を圧
力８０００Ｐａ、温度３９０℃で熱分解させて形成した
ＳｉＯ2膜１８（以下Ｏ3−ＴＥＯＳ膜とする）を最小ス
ペース幅の１／２以下の膜厚である２５０ｎｍ成膜し、
ＣＦ4のガスを用いてＲ−Ｉ−Ｅを行うことにより成膜
した膜厚２５０ｎｍを全面エッチバックし、図７に示す
ようなサイドウォール３を形成した。減圧Ｏ3−ＴＥＯ
Ｓを用いたのはコンフォーマルなカバレジが得られえる
からである。
イトライド）１を１００ｎｍ成膜しその上にＡｌ（アル
ミニウム）２を５００ｎｍ成膜、その後ホトレジストの
パターンのマスクとしてエッチングを行うことにより、
最小スペース幅０．８μｍのＡｌ配線を形成する。Ｔｉ
Ｎ１は下地のシリコン半導体基板からＳｉがＡｌ配線２
へ拡散されることを防止するためのバリアメタルとして
働くものである。そのＡｌ配線２上にＴＥＯＳ（Ｔｅｔ
ｒａｅｔｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）とＯ3を圧
力８０００Ｐａ、温度３９０℃で熱分解させて形成した
ＳｉＯ2膜１８（以下Ｏ3−ＴＥＯＳ膜とする）を最小ス
ペース幅の１／２以下の膜厚である２５０ｎｍ成膜し、
ＣＦ4のガスを用いてＲ−Ｉ−Ｅを行うことにより成膜
した膜厚２５０ｎｍを全面エッチバックし、図７に示す
ようなサイドウォール３を形成した。減圧Ｏ3−ＴＥＯ
Ｓを用いたのはコンフォーマルなカバレジが得られえる
からである。
【００１６】次に図８に示すように、温度３９０℃、圧
力１３３３ＰａでＴＥＯＳとＯ2にプラズマを印加して
形成したＳｉＯ2膜４（以下Ｐ−ＴＥＯＳ膜とする）を
Ａｌ配線とＳＯＧが直接接しない様にＰ−ＴＥＯＳ膜４
を１００ｎｍの厚さでＣＶＤ形成する。
力１３３３ＰａでＴＥＯＳとＯ2にプラズマを印加して
形成したＳｉＯ2膜４（以下Ｐ−ＴＥＯＳ膜とする）を
Ａｌ配線とＳＯＧが直接接しない様にＰ−ＴＥＯＳ膜４
を１００ｎｍの厚さでＣＶＤ形成する。
【００１７】次に図９に示すように、平坦性を確保する
ために、ＳＯＧ５を塗布し、４５０℃窒素雰囲気中でア
ニールを行ない、続いて図１０に示すようにＳＯＧの一
部をエッチバックする。このエッチバックはスルーホー
ル開孔後ＳＯＧが孔の側面に露出しないようにするため
である。続いて図１１に示すように、絶縁性を確保する
ためにＰ−ＴＥＯＳ膜６を２００ｎｍ成膜した後、図１
２に示すように層間絶縁膜にスルーホールを開孔し、さ
らに図１３に示すように上層配線としてＡｌを５００ｎ
ｍ形成し、ホトレジストのパターンをマスクとして、ド
ライエッチングを行い、上層配線層を形成した。
ために、ＳＯＧ５を塗布し、４５０℃窒素雰囲気中でア
ニールを行ない、続いて図１０に示すようにＳＯＧの一
部をエッチバックする。このエッチバックはスルーホー
ル開孔後ＳＯＧが孔の側面に露出しないようにするため
である。続いて図１１に示すように、絶縁性を確保する
ためにＰ−ＴＥＯＳ膜６を２００ｎｍ成膜した後、図１
２に示すように層間絶縁膜にスルーホールを開孔し、さ
らに図１３に示すように上層配線としてＡｌを５００ｎ
ｍ形成し、ホトレジストのパターンをマスクとして、ド
ライエッチングを行い、上層配線層を形成した。
【００１８】以上のような工程でサイドウォールを形成
して下地段差を平坦化することにより、少ないＳＯＧで
平坦度良く平坦化することができ、ＳＯＧの熱収縮や放
出ガスによる配線の断線や、ショートを防ぐことがで
き、配線ピッチ１．０μｍの微細配線を形成することが
できた。
して下地段差を平坦化することにより、少ないＳＯＧで
平坦度良く平坦化することができ、ＳＯＧの熱収縮や放
出ガスによる配線の断線や、ショートを防ぐことがで
き、配線ピッチ１．０μｍの微細配線を形成することが
できた。
【００１９】（実施例２）図１４乃至図２３は、異なる
実施例を説明するための工程順に示した断面図である。
実施例を説明するための工程順に示した断面図である。
【００２０】まず図１４に示すように、ＴｉＮ１を１０
０ｎｍ成膜しその上にＡｌ２を５００ｎｍ成膜、その後
ホトレジストのパターンをマスクとしてエッチングを行
ないＡｌ配線を形成した。
０ｎｍ成膜しその上にＡｌ２を５００ｎｍ成膜、その後
ホトレジストのパターンをマスクとしてエッチングを行
ないＡｌ配線を形成した。
【００２１】次に図１５に示すように、Ｏ3−ＴＥＯＳ
１８を２５０ｎｍ成膜し、図１６に示すように、Ｒ−Ｉ
−Ｅを行うことにより成膜した膜厚２５０ｎｍを全面エ
ッチバックしサイドウォール３を形成した。
１８を２５０ｎｍ成膜し、図１６に示すように、Ｒ−Ｉ
−Ｅを行うことにより成膜した膜厚２５０ｎｍを全面エ
ッチバックしサイドウォール３を形成した。
【００２２】次に図１７に示すように、Ｐ−ＴＥＯＳ１
９を再度２５０ｎｍ成膜し、その後成膜した膜厚分Ｒ−
Ｉ−Ｅを用いて全面エッチバックを行って、図１８のよ
うなサイドウォール２０を形成した。続いて図１９に示
すように、Ｐ−ＴＥＯＳ膜４を１００ｎｍ形成した。こ
れはＡｌ配線とＳＯＧが直接接しない様にするためであ
る。
９を再度２５０ｎｍ成膜し、その後成膜した膜厚分Ｒ−
Ｉ−Ｅを用いて全面エッチバックを行って、図１８のよ
うなサイドウォール２０を形成した。続いて図１９に示
すように、Ｐ−ＴＥＯＳ膜４を１００ｎｍ形成した。こ
れはＡｌ配線とＳＯＧが直接接しない様にするためであ
る。
【００２３】次に図２０に示すように、平坦性を確保す
るために、ＳＯＧ５を塗布し４５０℃窒素雰囲気中でア
ニールを行なった後、エッチバックをしてから図２１に
示すように、絶縁性を確保するためにＰ−ＴＥＯＳ膜６
を２００ｎｍ成膜した。ＳＯＧは膜質がＰ−ＴＥＯＳよ
りも劣るため配線接続の開口部には露出しないようエッ
チバック処理する。
るために、ＳＯＧ５を塗布し４５０℃窒素雰囲気中でア
ニールを行なった後、エッチバックをしてから図２１に
示すように、絶縁性を確保するためにＰ−ＴＥＯＳ膜６
を２００ｎｍ成膜した。ＳＯＧは膜質がＰ−ＴＥＯＳよ
りも劣るため配線接続の開口部には露出しないようエッ
チバック処理する。
【００２４】次に図２２に示すように、層間絶縁膜にス
ルーホールを開孔し、図２３に示すように上層配線とし
てＡｌを５００ｎｍ形成し、ホトレジストでパターニン
グ、エッチングを行い、上層配線層を形成した。
ルーホールを開孔し、図２３に示すように上層配線とし
てＡｌを５００ｎｍ形成し、ホトレジストでパターニン
グ、エッチングを行い、上層配線層を形成した。
【００２５】本実施例ではサイドウォール形成を二回繰
り返して平坦化したため、配線間が０．６μｍという微
細なスペースでも空隙が発生すること無く絶縁膜を埋め
込むことができ、信頼性の高い微細多層配線を形成する
ことができた。
り返して平坦化したため、配線間が０．６μｍという微
細なスペースでも空隙が発生すること無く絶縁膜を埋め
込むことができ、信頼性の高い微細多層配線を形成する
ことができた。
【００２６】（実施例３）図２４乃至図２７は、更に別
の実施例を説明するための工程順に示した断面図であ
る。
の実施例を説明するための工程順に示した断面図であ
る。
【００２７】まず図２４に示すように、Ｗを３００ｎｍ
成膜し、ホトレジストでパターニング、エッチングを行
いＷ配線２１を形成した。
成膜し、ホトレジストでパターニング、エッチングを行
いＷ配線２１を形成した。
【００２８】そのＷ配線上に、実施例１の図６乃至図１
２までと同様の工程を行ったものが図２５である。ただ
しこの時のＳＯＧのアニール温度は６００℃とした。
２までと同様の工程を行ったものが図２５である。ただ
しこの時のＳＯＧのアニール温度は６００℃とした。
【００２９】次に図２６に示すように、ＷＦ6を原料と
したＣＶＤ法を用いて、Ｗ（タングステン）２２を選択
的にスルーホールに成長させた。
したＣＶＤ法を用いて、Ｗ（タングステン）２２を選択
的にスルーホールに成長させた。
【００３０】次に図２７に示すように、上層配線として
ＴｉＮ２３を１００ｎｍ、Ａｌ７を５００ｎｍ形成し、
ホトレジストでパターニング、エッチングを行い、上層
配線層を形成した。
ＴｉＮ２３を１００ｎｍ、Ａｌ７を５００ｎｍ形成し、
ホトレジストでパターニング、エッチングを行い、上層
配線層を形成した。
【００３１】本実施例では、Ｗ配線上に選択的にＷを成
長させるため、高アスペクト比のスルーホールでも信頼
性良く上下配線層を接続することことができた。
長させるため、高アスペクト比のスルーホールでも信頼
性良く上下配線層を接続することことができた。
【００３２】（実施例４）図２８は、サイドウォール形
成の際のエッチバック回数と平坦角の関係を示したもの
である。平坦角は水平面に対する層間絶縁膜表面の角度
とした。金属多層配線の層間絶縁には、下地段差を平坦
化し上層配線の加工性を向上させることが重要な要素で
ある。層間絶縁膜の膜厚を厚くすれば平坦角は小さくな
るが、層間接続孔のアスペクト比が大きくなり、従来の
金属スパッタ法では対応できなくなる。従って、層間絶
縁膜の膜厚を厚くせずに平坦化絶縁膜を形成することが
必要である。この対策として図２４乃至図２７に示すよ
うに、エッチバックの回数を多くして、平坦性を向上す
ることができる。図２８は低圧Ｏ3−ＴＥＯＳ膜を堆積
してエッチバックし、下地段差部にサイドウォールを形
成して平坦性を改善した例である。配線スペースが２．
５μｍ及び０．８μｍの場合、層間絶縁膜として低圧Ｏ
3−ＴＥＯＳ膜を０．２μｍ堆積した段階では、平坦角
は６５度以上であった。上層Ａｌ配線を加工するために
は平坦角は３５度以下とすることが必要であった。図２
８に示すように低圧Ｏ3−ＴＥＯＳ膜の堆積とエッチッ
バックの回数を増加させたところ、エッチッバック回数
に依存して平坦角が減少し、三回繰り返したところ配線
スペースが２．５μｍ及び０．８μｍの場合とも平坦角
は３５度以下となり、上層のＡｌ系配線のドライエッチ
ング加工が可能となった。
成の際のエッチバック回数と平坦角の関係を示したもの
である。平坦角は水平面に対する層間絶縁膜表面の角度
とした。金属多層配線の層間絶縁には、下地段差を平坦
化し上層配線の加工性を向上させることが重要な要素で
ある。層間絶縁膜の膜厚を厚くすれば平坦角は小さくな
るが、層間接続孔のアスペクト比が大きくなり、従来の
金属スパッタ法では対応できなくなる。従って、層間絶
縁膜の膜厚を厚くせずに平坦化絶縁膜を形成することが
必要である。この対策として図２４乃至図２７に示すよ
うに、エッチバックの回数を多くして、平坦性を向上す
ることができる。図２８は低圧Ｏ3−ＴＥＯＳ膜を堆積
してエッチバックし、下地段差部にサイドウォールを形
成して平坦性を改善した例である。配線スペースが２．
５μｍ及び０．８μｍの場合、層間絶縁膜として低圧Ｏ
3−ＴＥＯＳ膜を０．２μｍ堆積した段階では、平坦角
は６５度以上であった。上層Ａｌ配線を加工するために
は平坦角は３５度以下とすることが必要であった。図２
８に示すように低圧Ｏ3−ＴＥＯＳ膜の堆積とエッチッ
バックの回数を増加させたところ、エッチッバック回数
に依存して平坦角が減少し、三回繰り返したところ配線
スペースが２．５μｍ及び０．８μｍの場合とも平坦角
は３５度以下となり、上層のＡｌ系配線のドライエッチ
ング加工が可能となった。
【００３３】図２９はＡｌ系配線層間絶縁膜の平坦角と
上層Ａｌ配線の加工歩留まりの関係を示している。上層
配線は配線幅０．５μｍ、スペース０．５μｍのピッチ
１．０μｍＡｌ膜厚０．７μｍとした。平坦角が３５度
までは１００％の加工歩留まりが得られたが、４０度以
上では急激な歩留まり低下が見られた。平坦角が大きく
なると実効的な被加工膜厚が増加するため、エッチング
時間を増加させる必要がある。このためサイドエッチン
グにより配線幅が減少するという問題がある。本実施例
では、評価用配線パターンの電流−電圧特性から、基準
配線パターンの電流値にたいし、５０％以上の電流値の
ズレを不良とした。この結果からわかるように、平坦角
を３５度以下に低減すれば正常な加工ができることがわ
かった。ここに示した数値は、加工装置や加工条件に依
存するが基本的な指針を示しており、材料や段差膜厚が
変わっても同様の手法で対応できる。
上層Ａｌ配線の加工歩留まりの関係を示している。上層
配線は配線幅０．５μｍ、スペース０．５μｍのピッチ
１．０μｍＡｌ膜厚０．７μｍとした。平坦角が３５度
までは１００％の加工歩留まりが得られたが、４０度以
上では急激な歩留まり低下が見られた。平坦角が大きく
なると実効的な被加工膜厚が増加するため、エッチング
時間を増加させる必要がある。このためサイドエッチン
グにより配線幅が減少するという問題がある。本実施例
では、評価用配線パターンの電流−電圧特性から、基準
配線パターンの電流値にたいし、５０％以上の電流値の
ズレを不良とした。この結果からわかるように、平坦角
を３５度以下に低減すれば正常な加工ができることがわ
かった。ここに示した数値は、加工装置や加工条件に依
存するが基本的な指針を示しており、材料や段差膜厚が
変わっても同様の手法で対応できる。
【００３４】
【発明の効果】以上説明したように、本発明を用いるこ
とにより、高段差上や、狭いスペースでも平坦性良く平
坦化することができ、なおかつＳＯＧの溜る堆積も少な
くなる。又、サイドウォールを形成する際、反応性イオ
ンエッチングをするため、配線上の層間絶縁膜の膜厚を
厚くすることなく、下地段差を平坦化することができ
る。
とにより、高段差上や、狭いスペースでも平坦性良く平
坦化することができ、なおかつＳＯＧの溜る堆積も少な
くなる。又、サイドウォールを形成する際、反応性イオ
ンエッチングをするため、配線上の層間絶縁膜の膜厚を
厚くすることなく、下地段差を平坦化することができ
る。
【図１】本発明の実施例による半導体装置の断面図であ
る。
る。
【図２】従来技術による半導体装置の断面図である。
【図３】従来技術による半導体装置の断面図である。
【図４】従来技術による半導体装置の断面図である。
【図５】従来技術による半導体装置の断面図である。
【図６】本発明の実施例の半導体装置の製造方法の工程
を示す断面図である。
を示す断面図である。
【図７】本発明の実施例の半導体装置の製造方法の工程
を示す断面図である。
を示す断面図である。
【図８】本発明の実施例の半導体装置の製造方法の工程
を示す断面図である。
を示す断面図である。
【図９】本発明の実施例の半導体装置の製造方法の工程
を示す断面図である。
を示す断面図である。
【図１０】本発明の実施例の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図１１】本発明の実施例の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図１２】本発明の実施例の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図１３】本発明の実施例の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図１４】本発明の実施例の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図１５】本発明の実施例の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図１６】本発明の実施例の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図１７】本発明の実施例の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図１８】本発明の実施例の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図１９】本発明の実施例の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図２０】本発明の実施例の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図２１】本発明の実施例の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図２２】本発明の実施例の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図２３】本発明の実施例の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図２４】本発明の実施例の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図２５】本発明の実施例の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図２６】本発明の実施例の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図２７】本発明の実施例の半導体装置の製造方法の工
程を示す断面図である。
程を示す断面図である。
【図２８】サイドウォールを用いたときの平坦化特性を
示した図である。
示した図である。
【図２９】配線加工歩留まりの平坦角依存性を示した図
である。
である。
１，２３…ＴｉＮ、２，７…Ａｌ、３，１６，２０…サ
イドウォール、４，６，１９，２５…Ｐ−ＴＥＯＳ膜、
５…ＳＯＧ、８，１０，１３，１５…下地段差、９，１
１，１２，１４…ＣＶＤ膜、１７…絶縁膜、１８…Ｏ3
−ＴＥＯＳ膜、２１…Ｗ、２２…選択Ｗ。
イドウォール、４，６，１９，２５…Ｐ−ＴＥＯＳ膜、
５…ＳＯＧ、８，１０，１３，１５…下地段差、９，１
１，１２，１４…ＣＶＤ膜、１７…絶縁膜、１８…Ｏ3
−ＴＥＯＳ膜、２１…Ｗ、２２…選択Ｗ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 英二 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 斉藤 政良 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (6)
- 【請求項１】第一の配線の側面に絶縁体のサイドウォー
ルが形成され、該サイドウォールに接してプラズマＣＶ
Ｄ絶縁膜が堆積した構造を特徴とする半導体装置。 - 【請求項２】第一の配線を覆うよう配置された第一のＣ
ＶＤ絶縁膜と第二のＣＶＤ絶縁膜とにより塗布絶縁膜ま
たは自己流動性ＣＶＤ絶縁膜が囲まれた構造を特徴とす
る半導体装置。 - 【請求項３】第一の配線の側面に絶縁体のサイドウォー
ルが形成され、該サイドウォールに接して第一のプラズ
マＣＶＤ絶縁膜が形成され、該第一のＣＶＤ絶縁膜と第
二のＣＶＤ絶縁膜とにより塗布絶縁膜が囲まれた構造を
特徴とする半導体装置。 - 【請求項４】請求項１に記載のサイドウォールが、Ｏ3
とＴＥＯＳとを用いた減圧ＣＶＤ（化学気相成長）法に
より形成された絶縁膜であることを特徴とする半導体装
置。 - 【請求項５】請求項２に記載の第一のＣＶＤ絶縁膜また
は第二のＣＶＤ絶縁膜の少なくとも一つがプラズマＣＶ
Ｄ絶縁膜であることを特徴とする半導体装置。 - 【請求項６】第一の配線の側面にＣＶＤ法で絶縁膜を堆
積し、続いて該ＣＶＤ法絶縁膜をプラズマエッチング法
でエッチバックしてサイドウォールを形成し、該サイド
ウォールに接してプラズマＣＶＤ絶縁膜を堆積し、続い
て塗布絶縁膜を形成し、該塗布絶縁膜の一部をエッチバ
ックして後、ＣＶＤ法またはプラズマＣＶＤ法で絶縁膜
を形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5130492A JPH05259296A (ja) | 1992-03-10 | 1992-03-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5130492A JPH05259296A (ja) | 1992-03-10 | 1992-03-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259296A true JPH05259296A (ja) | 1993-10-08 |
Family
ID=12883182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5130492A Withdrawn JPH05259296A (ja) | 1992-03-10 | 1992-03-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259296A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273116A (ja) * | 1994-03-31 | 1995-10-20 | Nec Corp | 半導体装置の製造方法 |
| US6635943B1 (en) * | 1999-11-30 | 2003-10-21 | Advanced Micro Devices, Inc. | Method and system for reducing charge gain and charge loss in interlayer dielectric formation |
-
1992
- 1992-03-10 JP JP5130492A patent/JPH05259296A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07273116A (ja) * | 1994-03-31 | 1995-10-20 | Nec Corp | 半導体装置の製造方法 |
| US6635943B1 (en) * | 1999-11-30 | 2003-10-21 | Advanced Micro Devices, Inc. | Method and system for reducing charge gain and charge loss in interlayer dielectric formation |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |