KR20050087471A - 반도체 소자의 금속배선 형성방법 - Google Patents

Abstract

본 발명은 소자의 신뢰성을 향상시키기 위한 반도체 소자의 금속배선 형성방법을 개시한다. 개시된 본 발명의 방법은, 알루미늄 배선이 구비된 반도체 기판을 제공하는 단계; 상기 기판 상에 상기 알루미늄 배선을 노출시키는 비아홀을 가진 층간절연막을 형성하는 단계; 상기 결과물에 세정 공정을 실시하는 단계; 상기 결과의 구조 상에 제1TiN막, Ti막 및 제2TiN막의 적층구조로 이루어지는 베리어막을 형성하는 단계; 상기 베리어막 상에 상기 비아홀이 완전 매립되도록 텅스텐막을 증착하는 단계; 및 상기 층간절연막이 노출되는 시점까지 상기 텅스텐막과 베리어막을 씨엠피하여 상기 알루미늄 배선과 전기적으로 콘택되는 텅스텐 플러그를 형성하는 단계를 포함한다.

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 알루미늄(Al) 배선과 텅스텐 플러그간의 접촉(Contact) 저항을 안정화시켜 소자의 신뢰성을 향상시키기 위한 반도체 소자의 금속배선 형성방법에 관한 것이다.

주지된 바와 같이, 금속배선의 재료로서는 전기 전도도가 매우 우수한 알루미늄(Al)이 주로 이용되고 있다. 또한, 알루미늄 배선을 포함한 통상의 배선 공정에서는 실질적인 배선 재료의 하부에 베리어막(Barrier Layer)을 배치시키며, 그리고, 상부에는 반사방지막(Anti Reflective Coating layer)을 배치시킨다.

여기서, 상기 베리어막은 배선 재료, 예를들어, 알루미늄막의 접착력를 증대시키면서 알루미늄과 기판 실리콘간의 반응이 일어나는 것을 방지하기 위해 형성되는 것으로, 통상, 티타늄/티타늄질화막(Ti/TiN)이 이용된다. 상기 반사방지막은 배선 재료의 패터닝시에 빛의 반사에 의한 감광막 패턴의 변형을 방지하고자 형성하는 것으로, 베리어막과 마찬가지로 Ti/TiN막이 주로 이용된다.

한편, 반도체 소자의 고집적화에 따라, 금속배선과 하부 구조물간, 또는, 상하 금속배선간의 전기적 연결 통로를 제공하는 비아홀의 크기도 작아지고 있는데, 이 경우, 알루미늄의 비아홀 완전 매립에 어려움이 있고, 심한 경우, 오픈(Open) 불량이 발생하기도 한다.

따라서, 이러한 비아홀 매립의 문제를 해결하기 위해, 종래에는 매립 특성이 우수한 금속막, 예컨데, 텅스텐(W)막으로 비아홀을 완전하게 매립시켜, 이것을 콘택 플러그(Contact Plug)로서 이용하고 있다.

즉, 종래에는 층간절연막의 식각을 통해 하부 구조물, 특히, 하부 금속배선을 노출시키는 비아홀을 형성한 후, 베리어막과 텅스텐막을 차례로 증착하고, 이어서, 화학적 기계적 연마(Chemical Mechanical Polishing : 이하, 씨엠피) 공정으로 텅스텐막과 Ti/TiN막의 베리어막을 연마하여 비아홀 내에 텅스텐 플러그를 형성함으로써, 이것을 하부 금속배선과의 전기적 연결수단으로 이용한다.

여기서, 상기 텅스텐막의 증착 공정에서 플루오르(Fluorine; F) 이온을 이용하며, 상기 베리어막을 이루는 Ti막으로는 기존의 컨벤셔널(Conventional) Ti막 대신에 컬리메이트(Collimate) Ti막 및 아이엠피(Ionized Metal Plasma : IMP) Ti막 중 어느 하나를 이용한다. 이때, 상기 컬리메이트 및 아이엠피 Ti막의 사용은 상기 컨벤셔널 Ti막을 사용하는 것에 비해 바텀(Bottom) 영역의 스텝 커버리지(Step Coverage)를 상대적으로 증가시킨다.

그러나, 종래의 기술에서는 베리어막인 Ti/TiN막의 Ti가 Al과 반응하여 TiAl3와 같은 비정상적이고 불균일하며 전도성이 떨어지는 중간화합물을 형성되며 상기 TiAl3에 의한 스트레스 마이그래이션(Stress Migration)으로 TiN막이 변형되거나 비아 페일(Via Fail)이 발생된다. 이때, 상기 TiN막의 변형으로 인해 후속의 텅스텐막의 증착 공정에서 이용되는 플루오르 이온이 베리어막 하부의 Al막으로 침투하여 알루미늄 배선과 텅스텐 플러그간의 접촉 저항을 증가시키는 문제점이 발생된다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, TiAl3의 형성을 최소화시킴으로써, 알루미늄 배선과 텅스텐 플러그간의 접촉 저항을 안정화시켜 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 금속배선 형성방법은, 알루미늄 배선이 구비된 반도체 기판을 제공하는 단계; 상기 기판 상에 상기 알루미늄 배선을 노출시키는 비아홀을 가진 층간절연막을 형성하는 단계; 상기 결과물에 세정 공정을 실시하는 단계; 상기 결과의 구조 상에 제1TiN막, Ti막 및 제2TiN막의 적층구조로 이루어지는 베리어막을 형성하는 단계; 상기 베리어막 상에 상기 비아홀이 완전 매립되도록 텅스텐막을 증착하는 단계; 및 상기 층간절연막이 노출되는 시점까지 상기 텅스텐막과 베리어막을 씨엠피하여 상기 알루미늄 배선과 전기적으로 콘택되는 텅스텐 플러그를 형성하는 단계를 포함한다.

여기서, 상기 제1TiN막, Ti막 및 제2TiN막은 단일 챔버 내에서 상기 제1TiN막은 5~10Å의 두께로 형성하고, 상기 Ti막은 10~50Å의 두께로 형성하며, 상기 제2TiN막은 기판 기준으로 500~1000Å의 두께로 형성한다. 그리고, 상기 베리어막 형성 공정을 자세하게 설명하면, 상기 베리어막은 챔버 내에서 제1Ti막을 형성한 다음, 상기 챔버 내에 N2 가스를 주입하여 상기 제1Ti막을 제1TiN막으로 변환시키는 단계; 상기 챔버 내로 주입되는 상기 N2 가스를 차단하여 상기 제1TiN막 상에 제2Ti막을 형성하는 단계; 상기 제2Ti막 상에 제3Ti막을 형성한 다음, 상기 챔버 내에 상기 N2 가스를 주입하여 상기 제3Ti막을 제2TiN막으로 변환시키는 단계; 및 상기 챔버 내의 상기 N2 가스를 배기시키는 단계를 통해 상기 제1TiN막, 제2Ti막 및 제2TiN막의 적층구조로 형성된다. 또한, 상기 제2TiN막은 인-시튜 방식으로 형성하여도 된다.

본 발명에 따르면, 베리어막을 형성함에 있어서, 추가적인 장비 투자없이 기존의 장비를 이용하여 Ti막 형성 전에 그 하부에 10Å 이하의 두께를 갖는 박막의 제1TiN막을 형성함으로써 TiAl3의 발생을 최소화시켜 스트레스 마이그래이션(Stress Migration)을 억제할 수 있다. 이에, 비아 페일(Via Fail)을 방지할 수 있고, 후속의 텅스텐 증착 공정에서 사용하는 플루오르 이온이 상기 베리어막의 하부에 위치한 Al막으로 침투하는 것을 방지하여 알루미늄 배선과 텅스텐 플러그간의 접촉 저항을 안정화시킬 수 있으며, 장비 투자 비용을 절감할 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 각 공정별 단면도이다.

본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법은, 도 1a에 도시된 바와 같이, 먼저, 알루미늄 배선(12)이 형성된 반도체 기판(11) 상에 상기 알루미늄 배선(12)을 덮도록 층간절연막(13)을 형성한다. 이때, 상기 알루미늄 배선(12)은, 전술한 바와 같이, 실질적인 배선 재료인 알루미늄막(12b)의 하부 및 상부에 Ti/TiN막(12a)과 반사방지막(12c)이 구비된 구조를 갖는다.

이어서, 상기 층간절연막(13) 상에 비아홀 형성영역(미도시)을 한정하는 감광막패턴(14)을 형성한다.

그리고, 도 1b에 도시된 바와 같이, 상기 감광막패턴을 식각 장벽으로 이용하여 상기 층간절연막(13)을 식각하여 상기 알루미늄 배선(12)을 노출시키는 비아홀(Via Hole)(15)을 형성한다. 그런다음, 상기 감광막패턴을 제거한다.

이어서, 도 1c에 도시된 바와 같이, 상기 결과물에 세정 공정(미도시)을 실시한다. 여기서, 상기 세정 공정은 RF 세정(RF Cleaning) 및 옥사이드 딥(Oxide Dip) 세정 중 어느 하나로 실시한다. 이때, 상기 옥사이드 딥(Oxide Dip) 세정은 BOE(Buffered Oxide Etchant) 및 HF 중 어느 하나의 케미컬(Chemical)을 이용한다.

그런다음, 상기 결과의 구조 상에 제1TiN막(16a), Ti막(16b) 및 제2TiN막(16c)의 적층구조로 이루어지는 베리어(Barrier)막(16)을 형성한다. 이때, 상기 제1TiN막(16a), Ti막(16b) 및 제2TiN막(16c)은 단일 챔버(Chamber) 내에서 상기 제1TiN막(16a)은 5~10Å의 두께로 형성하고, 상기 Ti막(16b)은 10~50Å의 두께로 형성하고, 상기 제2TiN막(16c)은 기판 기준으로 500~1000Å의 두께로 형성하며, 상기 제1TiN막(16a), Ti막(16b) 및 제2TiN막(16c)의 두께는, TiAl3 생성을 억제할 목적으로 적용한 두께이다.

여기서, 상기 베리어막(16)의 형성 공정을 자세하게 설명하면, 먼저, 챔버 내에서 제1Ti막(미도시)을 형성한 다음, 상기 챔버 내에 N2 가스를 주입하여 상기 제1Ti막을 제1TiN막(16a)으로 변환시킨다. 이어, 상기 챔버 내로 주입되는 상기 N2 가스를 차단하여 상기 제1TiN막(16a) 상에 제2Ti막(16b)을 형성한다. 그런 후, 상기 제2Ti막(16b) 상에 제3Ti막(미도시)을 형성한 다음, 상기 챔버 내에 상기 N2 가스를 주입하여 상기 제3Ti막을 제2TiN막(16c)으로 변환시킨다. 그리고 나서, 상기 챔버 내의 상기 N2 가스를 배기(Purge)시킴으로써, 상기 제1TiN막(16a), 제2Ti막(16b) 및 제2TiN막(16c)의 적층구조로 이루어지는 베리어막(16)을 형성한다. 한편, 상기 제2TiN막(16c)은 인-시튜(In-Situ) 방식으로 형성하여도 무관하다. 이때, 상기 베리어막(16)을 이루는 Ti막으로는 컨벤셔널(Conventional) Ti막, 컬리메이트(Collimate) Ti막 및 아이엠피(Ionized Metal Plasma : IMP) Ti막 중 어느 하나를 이용한다.

이어서, 상기 베리어막(16) 상에 상기 비아홀(15)이 완전 매립되도록 플러그용 도전막, 즉, 텅스텐막(17)을 증착한다.

그리고나서, 도 1d에 도시된 바와 같이, 상기 층간절연막(13)이 노출되는 시점까지 상기 텅스텐막과 베리어막(16)을 씨엠피(Chemical Mechanical Polishing : CMP)하여 상기 알루미늄 배선(12)과 전기적으로 콘택되는 텅스텐 플러그(17a)를 형성한다.

상기와 같은 공정을 통해 제조되는 본 발명에 따른 방법에서는 베리어막을 형성함에 있어서, 추가적인 장비 투자없이 기존의 장비를 이용하여 Ti막 형성 전에 그 하부에 10Å 이하의 두께를 갖는 박막의 제1TiN막을 형성함으로써 TiAl3의 발생을 최소화시켜 스트레스 마이그래이션(Stress Migration)을 억제할 수 있다. 이에, 비아 페일(Via Fail)을 방지할 수 있고, 후속의 텅스텐 증착 공정에서 사용하는 플루오르 이온이 상기 베리어막의 하부에 위치한 Al막으로 침투하는 것을 방지하여 알루미늄 배선과 텅스텐 플러그간의 접촉 저항을 안정화시킬 수 있다.

이상에서와 같이, 본 발명은 베리어막을 형성함에 있어서, 추가적인 장비 투자없이 기존의 장비를 이용하여 Ti막 형성 전에 그 하부에 10Å 이하의 두께를 갖는 박막의 제1TiN막을 형성함으로써 TiAl3의 발생을 최소화시켜 상기 TiAl3에 의한 스트레스 마이그래이션(Stress Migration)을 억제할 수 있다. 이에, 비아 페일(Via Fail)을 방지할 수 있음은 물론, 후속의 텅스텐 증착 공정에서 사용하는 플루오르 이온이 상기 베리어막의 하부에 위치한 Al막으로 침투하는 것을 방지하여 알루미늄 배선과 텅스텐 플러그간의 접촉 저항을 안정화시킬 수 있다.

따라서, 본 발명은 별도의 장비 투자 없이 소자의 신뢰성을 향상시킬 수 있음은 물론, 수율을 증대시킬 수 있다.

도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 각 공정별 단면도.

-도면의 주요 부분에 대한 부호의 설명-

11 : 반도체 기판 12 : 알루미늄 배선

12a : Ti/TiN막 12b : 알루미늄막

12c : 반사방지막 13 : 층간절연막

14 : 감광막패턴 15 : 비아홀

16 : 베리어막 16a : 제1TiN막

16b : Ti막 16c : 제2TiN막

17 : 텅스텐막 17a : 텅스텐 플러그

Claims (4)

1. 알루미늄 배선이 구비된 반도체 기판을 제공하는 단계;

   상기 기판 상에 상기 알루미늄 배선을 노출시키는 비아홀을 가진 층간절연막을 형성하는 단계;

   상기 결과물에 세정 공정을 실시하는 단계;

   상기 결과의 구조 상에 제1TiN막, Ti막 및 제2TiN막의 적층구조로 이루어지는 베리어막을 형성하는 단계;

   상기 베리어막 상에 상기 비아홀이 완전 매립되도록 텅스텐막을 증착하는 단계; 및

   상기 층간절연막이 노출되는 시점까지 상기 텅스텐막과 베리어막을 씨엠피하여 상기 알루미늄 배선과 전기적으로 콘택되는 텅스텐 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
2. 제 1항에 있어서, 상기 제1TiN막, Ti막 및 제2TiN막은 단일 챔버 내에서 상기 제1TiN막은 5~10Å의 두께로 형성하고, 상기 Ti막은 10~50Å의 두께로 형성하며, 상기 제2TiN막은 기판 기준으로 500~1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
3. 제 1항에 있어서, 상기 베리어막은 챔버 내에서 제1Ti막을 형성한 다음, 상기 챔버 내에 N2 가스를 주입하여 상기 제1Ti막을 제1TiN막으로 변환시키는 단계;

   상기 챔버 내로 주입되는 상기 N2 가스를 차단하여 상기 제1TiN막 상에 제2Ti막을 형성하는 단계;

   상기 제2Ti막 상에 제3Ti막을 형성한 다음, 상기 챔버 내에 상기 N2 가스를 주입하여 상기 제3Ti막을 제2TiN막으로 변환시키는 단계; 및

   상기 챔버 내의 상기 N2 가스를 배기시키는 단계를 통해 상기 제1TiN막, 제2Ti막 및 제2TiN막의 적층구조로 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
4. 제 1항에 있어서, 상기 제2TiN막은 인-시튜 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.