KR20000027935A - 반도체 소자의 층간 절연막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 반도체 소자의 고집적화 및 축소화에 따라 트랜지스터에서는 얕은 접합부가 요구되며, 캐패시터에서는 유전체막으로 유전 상수가 높은 Ta2O5나 BST와 같은 물질이 요구되는데, 이러한 요구에 부합하기 위해서는 약 700℃ 이하의 온도에서 층간 절연막을 형성하여야 하며, 또한 전극으로 사용되는 도전성 패턴간의 간격이 좁아져 보이드(void)가 발생될 가능성이 높기 때문에 보이드-프리(void-free)한 갭-필링(gap-filling) 능력이 더 우수한 물질로 층간 절연막을 형성하여야 한다. 따라서, 본 발명은 고밀도 플라즈마 화학 기상 증착법으로 BPSG막을 저온에서 증착 하여 층간 절연막의 평탄화막으로 사용한다.
Description
본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 특히 층간 절연막의 평탄화막으로 사용되는 보론 포스포러스 실리카 글라스(BPSG)를 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정으로 증착 하여 반도체 소자의 고집적화 및 축소화를 실현할 수 있는 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 층간 절연막은 평탄화막으로 보론 포스포러스 실리카 글라스(boron phosphorous silica glass; 이하 BPSG라 칭함)가 널리 사용되고 있다.
도 1은 종래 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도이다.
반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(11)에 도전성 패턴(12)이 형성된다. 도전성 패턴(12)은 트랜지스터의 게이트 전극(워드 라인), 비트 라인, 캐패시터 및 금속 배선 등 모든 반도체 소자의 전극 및 배선을 포함한다. 도전성 패턴(12)을 포함한 전체 구조상에 TEOS 등과 같은 불순물이 함유되지 않고 막질이 우수한 산화물로 장벽 절연막(barrier insulation film; 13)을 형성한다. 장벽 절연막(13)상에 상압 화학 기상 증착(AP-CVD) 공정으로 보론 포스포러스 실리카 글라스(BPSG)를 증착한 후, 열적 평탄성을 확보하기 위해 약 850℃의 고온에서 리플로우(reflow) 공정을 실시하여 AP-CVD BPSG막(14)을 형성한다.
반도체 소자의 고집적화 및 축소화에 따라 트랜지스터에서는 얕은 접합부가 요구되며, 캐패시터에서는 유전체막으로 유전 상수가 높은 Ta2O5나 BST와 같은 물질이 요구된다. 얕은 접합부를 형성하기 위해서는 이후에 형성되는 층간 절연막 형성 공정을 낮은 온도에서 실시해야 하는데, 층간 절연막의 평탄화막으로 사용되는 AP-CVD BPSG(14)는 약 850℃의 고온에서 리플로우 공정을 실시하기 때문에 얕은 접합부를 유지하기가 어렵고, 캐패시터에 적용되는 Ta2O5나 BST는 700℃ 이상의 높은 온도에서 분해되는 문제가 있어 층간 절연막의 평탄화막으로 AP-CVD BPSG막(14)을 적용할 경우 캐패시터의 유전체막으로 Ta2O5나 BST를 적용하기가 어렵다. 또한, AP-CVD BPSG막(14)의 보이드-프리(void-free)한 갭-필링(gap-filling) 능력은 애스팩트 비(aspect ratio)가 2 이상일 경우 한계에 도달하기 때문에, 도전성 패턴(12)의 간격이 좁아 애스팩트 비가 커질 경우, 도 1에 도시된 바와 같이, 보이드(15)가 발생되는 문제가 있다. 이러한 문제로 인하여 층간 절연막의 평탄화막으로 AP-CVD BPSG(14)을 적용할 경우 반도체 소자의 고집적화 및 축소화를 실현할 수 없다.
따라서, 본 발명은 반도체 소자의 고집적화 및 축소화를 실현할 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 층간 절연막 형성 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판에 도전성 패턴을 형성하는 단계; 상기 도전성 패턴을 포함한 전체 구조상에 장벽 절연막을 형성하는 단계; 및 상기 장벽 절연막 상에 고밀도 플라즈마 화학 기상 증착 공정으로 보론 포스포러스 실리카 글라스를 증착한 후, 평탄화 공정을 실시하여 HDP-CVD BPSG막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 기판 12, 22: 도전성 패턴
13, 23: 장벽 절연막 14: AP-CVD-BPSG막
24: HDP-CVD-BPSG막 15: 보이드
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도이다.
반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(21)에 도전성 패턴(22)이 형성된다. 도전성 패턴(22)은 트랜지스터의 게이트 전극(워드 라인), 비트 라인, 캐패시터 및 금속 배선 등 모든 반도체 소자의 전극 및 배선을 포함한다. 도전성 패턴(22)을 포함한 전체 구조상에 TEOS막이나 LP-CVD 산화막 등과 같은 불순물이 함유되지 않고 막질이 우수한 산화물로 장벽 절연막(barrier insulation film; 23)을 형성한다. 장벽 절연막(23)상에 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정으로 보론 포스포러스 실리카 글라스(BPSG)를 증착한 후, 평탄화를 위하여 에치 백(etch back) 공정을 실시하거나 화학적 기계 연마(CMP) 공정을 실시하여 HDP-CVD BPSG막(24)을 형성한다.
HDP-CVD BPSG막(24)은 붕소(B)와 인(P)의 도핑 소오스(doping source)로 PH3, B2P6, PCl3, BCl3, TMP 및 TMB 등을 사용하고, SiO2의 소오스로 SiH4/O2, TEOS/O2, TEOS/O3및 TEOS/H2O를 사용하여 약 700℃ 이하의 온도에서 증착한다. HDP-CVD BPSG막(24)에서 붕소(B)의 농도는 2 내지 5wt%이며, 인(P)의 농도는 2 내지 6wt%이다.
반도체 소자의 고집적화 및 축소화에 따라 트랜지스터에서는 얕은 접합부가 요구되며, 캐패시터에서는 유전체막으로 유전 상수가 높은 Ta2O5나 BST와 같은 물질이 요구되는데, HDP-CVD BPSG막(24)은 700℃ 이하의 온도에서 형성 가능하기 때문에 얕은 접합부를 유지할 수 있고, 캐패시터에 Ta2O5나 BST를 적용할 수 있다. 또한, HDP-CVD BPSG막(24)은 고밀도 플라즈마 화학 기상 증착 공정으로 증착하기 때문에 공정 특성상 증착과 식각이 동시에 이루어지므로 상압 화학 기상 증착 공정으로 증착되는 AP-CVD BPSG막에 비하여 보이드-프리(void-free)한 갭-필링(gap-filling) 능력이 더 우수하여 도전성 패턴(22)의 애스팩트 비(aspect ratio)가 2 이상일 경우에도 보이드가 발생되지 않는다.
상술한 바와 같이, 본 발명은 반도체 소자의 층간 절연막에서 평탄화막으로 고밀도 플라즈마 화학 기상 증착법에 의해 HDP-CVD BPSG막을 형성하여 적용하므로써, 반도체 소자의 고집적화 및 축소화를 실현할 수 있다.
Claims (5)
- 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판에 도전성 패턴을 형성하는 단계;상기 도전성 패턴을 포함한 전체 구조상에 장벽 절연막을 형성하는 단계; 및상기 장벽 절연막 상에 고밀도 플라즈마 화학 기상 증착 공정으로 보론 포스포러스 실리카 글라스를 증착한 후, 평탄화 공정을 실시하여 HDP-CVD BPSG막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 도전성 패턴은 트랜지스터의 게이트 전극, 비트 라인, 캐패시터 및 금속 배선 중 어느 하나인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 장벽 절연막은 TEOS막 및 LP-CVD 산화막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 평탄화 공정은 에치 백 및 화학적 기계 연마법 중 어느 하나를 적용하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 HDP-CVD BPSG막은 500 내지 700℃ 의 온도에서 증착하여 형성되며, 2 내지 5wt%의 붕소 농도와 2 내지 6wt%의 인 농도를 갖는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
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Cited By (3)
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|---|---|---|---|---|
| KR100453305B1 (ko) * | 2002-01-04 | 2004-10-20 | 료덴 세미컨덕터 시스템 엔지니어링 (주) | 반도체 장치 및 그 제조 방법 |
| KR100724202B1 (ko) * | 2005-12-23 | 2007-05-31 | 동부일렉트로닉스 주식회사 | 반도체 소자의 아이엠디 형성방법 |
| KR100930386B1 (ko) * | 2007-06-29 | 2009-12-08 | 주식회사 하이닉스반도체 | 반도체 소자의 층간절연막 형성방법 |
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1998
- 1998-10-29 KR KR1019980045980A patent/KR20000027935A/ko not_active Application Discontinuation
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| KR100724202B1 (ko) * | 2005-12-23 | 2007-05-31 | 동부일렉트로닉스 주식회사 | 반도체 소자의 아이엠디 형성방법 |
| KR100930386B1 (ko) * | 2007-06-29 | 2009-12-08 | 주식회사 하이닉스반도체 | 반도체 소자의 층간절연막 형성방법 |
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| WITN | Withdrawal due to no request for examination |