KR20090036879A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 금속배선들이 형성된 반도체 기판이 제공된다. 금속배선들의 표면을 따라 제1 절연막을 형성한다. 금속배선들의 측벽에 형성된 제1 절연막 사이의 간격을 넓힌다. 금속배선들 사이에 에어갭을 형성하면서 제1 절연막의 상부에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다.
캐패시턴스, 에어갭, 금속배선, TEOS, O3-TEOS, PE-TEOS, HF, BOE, 심, seam, SACVD

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 금속배선 간의 캐패시턴스를 낮추기 위한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 다수개의 메모리 소자들 및 트랜지스터들을 포함하고 있으며, 메모리 소자들 및 트랜지스터들 각각은 금속배선을 통하여 전기적으로 연결된다.
이 중에서, 금속배선은 각각의 역할에 따라 저전압 또는 고전압을 전달하며, 반도체 소자에 전원을 전달하기도 하고, 데이터용 신호를 전달하기도 한다. 이에 따라, 금속배선을 통해 전달되는 전압의 레벨 유지는 매우 중요하다.
금속배선은 전압을 전달하는 역할을 하기 때문에 금속배선 간에는 캐패시턴스가 존재하게 되며, 이러한 캐패시턴스에 의해 금속배선 간 간섭현상이 발생할 수 있다. 한편, 반도체 소자의 집적도가 점차 증가함에 따라 금속배선 간의 간격도 좁아지게 되며, 금속배선 간의 간격이 좁아 질수록 캐패시턴스의 값이 크게 작용하여 간섭현상의 발생을 더욱 증가시킬 수 있다. 이러한 간섭현상의 증가는 금속배선을 통해 전달되는 전압의 레벨을 변형시킬 수 있으므로 반도체 소자의 신뢰성 감소를 유발할 수 있다.
본 발명이 해결하고자 하는 과제는, 본 발명은, 금속배선이 형성된 반도체 기판 상에 제1 절연막을 형성하고, 이때 발생하는 심(seam)을 이용하여 금속배선 사이에 일정한 간격의 공간을 형성한 후, 제2 절연막을 형성함으로써 금속배선 사이에 일정한 간격의 에어갭을 형성하여 캐패시턴스를 감소시킬 수 있다.
본 발명은 금속배선들이 형성된 반도체 기판이 제공된다. 금속배선들의 표면을 따라 제1 절연막을 형성한다. 금속배선들의 측벽에 형성된 제1 절연막 사이의 간격을 넓힌다. 금속배선들 사이에 에어갭을 형성하면서 제1 절연막의 상부에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다.
제1 절연막은 O3-TEOS막으로 형성하고, O3-TEOS막은 금속배선들의 두께의 70% 내지 80%의 두께로 형성한다.
O3-TEOS막은 부압화학기상증착법(semi-atmosphere pressure CVD SACVD)으로 형성하며, 부압화학기상증착법(SACVD)은 챔버 내부에 450℃ 내지 570℃의 온도를 가하면서, 300Torr 내지 600Torr의 압력을 유지하여 실시한다.
금속배선들의 표면을 따라 제1 절연막을 형성하는 단계 시, 금속배선 사이에서 심(seam)이 발생한다.
제1 절연막 간의 간격을 넓히는 단계는 습식 식각 공정으로 실시하며, 습식 식각 공정은 HF 또는 BOE를 식각액으로 사용한다.
HF를 사용할 경우, H2O에 HF를 희석하여 사용하며, H2O와 HF는 50:1 내지 100:1로 혼합한다.
BOE를 사용할 경우, H2O에 BOE를 희석하여 사용하며, H2O와 BOE는 100:1 내지 300:1로 혼합한다.
습식 식각 공정으로 제1 절연막의 150Å 내지 200Å의 두께를 제거하여 제1 절연막 간의 간격을 넓힌다.
제2 절연막은 갭필 능력이 낮은 형성방법 또는 물질을 사용하여 형성하며, 물질은 PE-TEOS막으로 형성하고, PE-TEOS막은 플라즈마 화학적기상증착법(PECVD)으로 형성한다.
에어갭은 금속배선들 사이에서 일정한 간격으로 형성되며, 금속배선들은 반도체 기판상에 제3 절연막을 형성한 이후에 형성하는 단계를 더 포함한다.
본 발명은, 금속배선이 형성된 반도체 기판 상에 제1 절연막을 형성하고, 이때 발생하는 심(seam)을 이용하여 금속배선 사이에 일정한 간격의 공간을 형성한 후, 제2 절연막을 형성함으로써 금속배선 사이에 일정한 간격의 에어갭을 형성할 수 있다. 이에 따라, 금속배선 간에 발생하는 캐패시턴스를 감소시켜 금속배선을 통해 전달되는 전압 레벨을 일정하게 유지시킬 수 있다. 또한, 캐패시턴스가 발생 하더라도 일정한 간격의 에어갭에 의해 금속배선 사이의 전기적 특성 변화를 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1d는 본 발명의 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 게이트 패턴(미도시)을 포함한 하부구조를 형성한 후에, 하부구조가 덮이도록 층간 절연막용 제1 절연막(102)을 형성한다. 제1 절연막(102)은 산화막으로 형성하는 것이 바람직하다. 제1 절연막(102)의 상부에 금속배선(104)을 형성하는데, 도면에는 도시되지 않았지만 금속배선(104)의 일부와 하부구조의 일부가 각각의 역할에 따라 일정 영역에서 접할 수 있다.
도 1b를 참조하면, 금속배선(104) 간의 전기적 절연을 위하여 금속배선(104) 및 제1 절연막(102)의 상부에 제2 절연막(106)을 형성한다. 제2 절연막(106)은 O3-TEOS막으로 형성하는 것이 바람직하며, 금속배선(104) 두께의 70% 내지 80%의 두께 로 형성하는 것이 바람직하다. O3-TEOS막은 부압화학기상증착법(SACVD)으로 형성할 수 있으며, 이때 챔버 내부에 450℃ 내지 570℃의 온도를 가하면서, 300Torr 내지 600Torr의 압력을 유지하는 것이 바람직하다.
제2 절연막(106)이 형성될 때 금속배선(104)의 사이에서 심(seam; 106a)이 발생할 수 있다. 이러한 심(106a)은 금속배선(104)의 양 측벽을 따라 형성되던 제2 절연막(106)이 서로 맞닿게 되면서 형성된다.
도 1c를 참조하면, 심(도 1b의 106a)의 간격을 넓히기 위하여 제2 절연막(106)의 일부를 식각한다. 구체적으로 설명하면 다음과 같다.
식각 공정은 습식 식각 공정으로 실시하는 것이 바람직하다. 습식 식각 공정은 HF 또는 BOE(Buffered Oxide Etchant)를 식각액으로 사용할 수 있다. HF를 사용할 경우에는, H2O에 HF를 희석하여 사용하는 것이 바람직하며, H2O:HF의 혼합 비율은 50:1 내지 100:1로 혼합하는 것이 바람직하다. 또한, BOE를 사용할 경우에도, H2O에 BOE를 희석하여 사용하며, 이때 H2O:BOE의 혼합 비율은 100:1 내지 300:1로 혼합하는 것이 바람직하다.
상술한 식각액에 의해 제2 절연막(106)의 표면이 제거되는데, 이때 심(도 1b의 106a) 내부로도 식각액이 침투하여 심(도 1b의 106a)의 간격이 넓어지게 되고, 이로 인해 금속배선(104) 사이에 일정한 간격의 홈(106b)이 형성된다. 제2 절연막(106)은 150Å 내지 200Å의 두께를 제거하는 것이 바람직하다. 특히, 제2 절연막(106)을 O3-TEOS막으로 형성한 경우, 제2 절연막(106) 표면의 밀도가 내부보다 낮기 때문에 습식 식각 공정을 실시하여 심(도 1b의 106a)의 간격을 넓혀 홈(106b)을 형성하기가 용이하며, 금속배선(104) 사이에 일정한 간격의 홈(106b)의 형성할 수 있다.
도 1d를 참조하면, 홈(도 1c의 106b)이 형성된 제2 절연막(106)의 상부에 층간 절연막용 제3 절연막(108)을 형성한다. 제3 절연막(108)은 산화막으로 형성하되, 갭필 능력이 낮은 형성방법 또는 물질을 사용하여 형성한다. 예를 들면, 산화막은 TEOS막으로 형성하되, 플라즈마 화학적기상증착법(PECVD)으로 형성할 수 있으며, 이를 PE-TEOS막이라 할 수 있다. 이에 따라, 제3 절연막(108)은 낮은 갭필 능력으로 인하여 금속배선(104) 사이에 발생한 홈(도 1c의 106b)의 저면을 채우지 못하기 때문에 금속배선(104)의 사이에 에어갭(106c)을 형성한다. 에어갭(106c)은 상술한 바와 같이 제2 절연막(106)이 일정한 두께로 제거된 후, 제3 절연막(108)으로 상부가 덮여 형성되기 때문에 금속배선(104) 사이에서 일정한 간격으로 형성될 수 있다. 이처럼, 일정한 간격의 에어갭(106c)으로 인하여 금속배선(104) 사이에 발생할 수 있는 캐패시턴스를 감소시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 본 발명의 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 제1 절연막
104 : 금속배선 106 : 제2 절연막
106a : 심 106b : 홈
106c : 에어갭 108 : 제3 절연막

Claims (18)

  1. 금속배선들이 형성된 반도체 기판이 제공되는 단계;
    상기 금속배선들의 표면을 따라 제1 절연막을 형성하는 단계;
    상기 금속배선들의 측벽에 형성된 상기 제1 절연막 사이의 간격을 넓히는 단계; 및
    상기 금속배선들 사이에 에어갭을 형성하면서 상기 제1 절연막의 상부에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 절연막은 O3-TEOS막으로 형성하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 O3-TEOS막은 상기 금속배선들의 두께의 70% 내지 80%의 두께로 형성하는 반도체 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 O3-TEOS막은 부압화학기상증착법(SACVD)으로 형성하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 부압화학기상증착법은 챔버 내부에 450℃ 내지 570℃의 온도를 가하면서, 300Torr 내지 600Torr의 압력을 유지하여 실시하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 금속배선들의 표면을 따라 제1 절연막을 형성하는 단계 시, 상기 금속배선 사이에서 심(seam)이 발생하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제1 절연막 사이의 간격을 넓히는 단계는 습식 식각 공정으로 실시하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 습식 식각 공정은 HF 또는 BOE를 식각액으로 사용하는 반도체 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 HF를 사용할 경우, H2O에 상기 HF를 희석하여 사용하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 H2O와 상기 HF는 50:1 내지 100:1로 혼합하는 반도체 소자의 제조 방법.
  11. 제 8 항에 있어서,
    상기 BOE를 사용할 경우, H2O에 상기 BOE를 희석하여 사용하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 H2O와 상기 BOE는 100:1 내지 300:1로 혼합하는 반도체 소자의 제조 방법.
  13. 제 7 항에 있어서,
    상기 습식 식각 공정으로 상기 제1 절연막의 150Å 내지 200Å의 두께를 제거하여 상기 제1 절연막 간의 간격을 넓히는 반도체 소자의 제조 방법.
  14. 제 1 항에 있어서,
    상기 제2 절연막은 갭필 능력이 낮은 형성방법 또는 물질을 사용하여 형성하는 반도체 소자의 제조 방법.
  15. 제 14 항에 있어서,
    상기 물질은 PE-TEOS막으로 형성하는 반도체 소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 PE-TEOS막은 플라즈마 화학적기상증착법(PECVD)으로 형성하는 반도체 소자의 제조 방법.
  17. 제 1 항에 있어서,
    상기 에어갭은 상기 금속배선들 사이에서 일정한 간격으로 형성되는 반도체 소자의 제조 방법.
  18. 제 1 항에 있어서,
    상기 금속배선들은 상기 반도체 기판상에 제3 절연막을 형성한 이후에 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101005669B1 (ko) * 2008-09-03 2011-01-05 주식회사 동부하이텍 반도체 소자의 에어갭 제조 방법
US9281361B2 (en) 2012-09-21 2016-03-08 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
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KR20220124443A (ko) * 2021-03-03 2022-09-14 주식회사 필옵틱스 에어 갭 구조의 반도체 소자 및 그 제조 방법

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