KR20000043050A - 반도체 소자의 층간 절연막 형성 방법 - Google Patents

반도체 소자의 층간 절연막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 층간 절연막의 평탄화막으로 사용되는 BPSG막의 갭 필링 능력 및 평탄화 능력을 향상시키기 위해, 400 내지 600℃ 온도, 600 내지 800Torr 압력이 유지된 챔버 내에 붕소(B)와 인(P)의 도핑 소오스로 TEB 및 TEOP 가스를 유입시켜 1차 증착하고, 이어서 1차 증착시의 압력보다 낮은 100 내지 300Torr 압력에서 2차 증착하고, 이후 플로우 공정을 실시하여 BPSG막을 형성한다. 1차 증착은 높은 온도와 높은 압력에서 이루어지기 때문에 증착 속도가 빨라 갭 필링 능력이 향상되고, 2차 증착은 높은 온도와 낮은 압력에서 이루어지기 때문에 플로우 각도가 감소되어 평탄화 능력이 향상된다. 갭 필링 능력 및 평탄화 능력의 향상으로 도전성 패턴간의 간격이 좁더라도 보이드 발생 없이 양호하게 층간 절연막을 형성할 수 있어 반도체 소자의 고집적화 및 축소화를 실현할 수 있다.

Description

반도체 소자의 층간 절연막 형성 방법
본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 특히 층간 절연막의 평탄화막으로 사용되는 BPSG(Borophospo Silicate Glass)막의 증착 방법을 개선하여 갭 필링 능력(gap filling capability) 및 평탄화 능력을 향상시키므로써, 도전성 패턴간의 간격이 좁더라도 보이드(void) 발생 없이 양호하게 층간 절연막을 형성할 수 있어 반도체 소자의 고집적화 및 축소화를 실현할 수 있는 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 제조 공정중 반도체 소자의 구성 요소들을 보호하고 전기적 절연을 위해 단일층 또는 다층 구조로 층간 절연막을 형성시키고 있다. 층간 절연막은 하부층으로 형성된 도전성 패턴 사이를 양호하게 매립시키면서 후속 공정을 용이하게 실시할 수 있도록 표면 평탄화를 이루어야 한다. 절연물중 BPSG는 비교적 갭 필링 능력과 평탄화 능력이 우수하여 층간 절연막으로 널리 사용되고 있다.
도 1은 종래 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도이다.
반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(11)에 다수의 도전성 패턴(12)이 형성된다. 도전성 패턴(12)은 트랜지스터의 게이트 전극(워드 라인), 비트 라인, 캐패시터 및 금속 배선 등 모든 반도체 소자의 전극 및 배선을 포함한다. 도전성 패턴(12)을 포함한 전체 구조상에 TEOS 등과 같은 불순물이 함유되지 않고 막질이 우수한 산화물로 장벽 절연막(barrier insulation film; 13)을 형성한다. 장벽 절연막(13)상에 붕소(B)와 인(P)의 도핑 소오스(doping source)로 PH3, B2P6, PCl3, BCl3, TMP 및 TMB 등을 사용하고, 실리콘 옥사이드(SiO2)의 소오스로 SiH4/O2, TEOS/O2, TEOS/O3및 TEOS/H2O를 사용한 대기압 화학기상증착(APCVD) 공정으로 BPSG를 증착한다. 이후, 열적 평탄성을 확보하기 위해 플로우(flow) 공정을 실시하여 BPSG막(14)을 형성한다.
상기한 바와 같이, APCVD 방식을 이용한 인젝터 타입(injector type)의 방식으로 형성된 BPSG막(14)은 보이드-프리(void-free)한 갭 필링 능력이 애스팩트 비(aspect ratio)가 2 이상일 경우 한계에 도달하기 때문에, 도전성 패턴(12)의 간격이 좁아 애스팩트 비가 커질 경우, 도 1에 도시된 바와 같이, 보이드(15)가 발생되는 문제가 있다. 이러한 문제로 인하여 층간 절연막의 평탄화막인 BPSG막(14)을 종래 방법으로 형성할 경우 반도체 소자의 신뢰성 저하 및 고집적화, 축소화를 실현할 수 없다.
따라서, 본 발명은 층간 절연막의 평탄화막으로 사용되는 BPSG막의 증착 방법을 개선하여 갭 필링 능력 및 평탄화 능력을 향상시키므로써, 반도체 소자의 신뢰성 향상 및 고집적화, 축소화를 실현할 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 층간 절연막 형성 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판에 도전성 패턴을 형성하는 단계; 상기 도전성 패턴을 포함한 전체 구조상에 장벽 절연막을 형성하는 단계; 대기압이하 화학기상증착 방식으로 상기 장벽 절연막 상에 제 1 BPSG를 증착한 후, 상기 제 1 BPSG 증착시의 압력보다 낮은 압력으로 제 2 BPSG를 증착하는 단계; 및 플로우 공정을 실시하여 상기 제 1 및 제 2 BPSG를 열적 평탄화시켜 BPSG막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 기판 12, 22: 도전성 패턴
13, 23: 장벽 절연막 14, 24: BPSG막
24A: 제 1 BPSG 24B: 제 2 BPSG
15: 보이드
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 소자의 층간 절연막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판(21)에 다수의 도전성 패턴(22)이 형성된다. 도전성 패턴(22)은 트랜지스터의 게이트 전극(워드 라인), 비트 라인, 캐패시터 및 금속 배선 등 모든 반도체 소자의 전극 및 배선을 포함한다. 도전성 패턴(22)을 포함한 전체 구조상에 TEOS막이나 LP-CVD 산화막 등과 같은 불순물이 함유되지 않고 막질이 우수한 산화물로 장벽 절연막(barrier insulation film; 23)을 형성한다. 장벽 절연막(23)상에 제 1 BPSG(24A)을 증착한다.
상기에서, 제 1 BPSG(24A)의 증착 조건은 다음과 같다.
(a) 증착 챔버 내부 온도; 400 내지 600℃
(b) 증착 챔버 내부 압력; 600 내지 800Torr
(c) 가열기 간격(heater spacing); 150 내지 250mils
(d) He 캐리어 유량비(carrier flow rate); 6500 내지 7500sccm
(e) 실리콘 옥사이드(SiO2) 소오스 가스인 O3유량비; 4500 내지 5500sccm
(f) O3농도(concentration); 10 내지 15sccm
(g) 실리콘 옥사이드(SiO2) 소오스 가스인 TEOS 유량비; 150 내지 300mgm
(h) 붕소(B)의 도핑 소오스 가스인 TEB 유량비; 40 내지 70mgm
(i) 인(P)의 도핑 소오스 가스인 TEOP 유량비; 30 내지 90mgm
상기한 증착 조건으로 증착된 제 1 BPSG(24A)는 400 내지 600℃의 높은 온도와 600 내지 800Torr의 높은 압력에서 증착이 이루어지기 때문에 증착 속도가 빨라 갭 필링 능력이 향상되어, 도전성 패턴(22)의 애스팩트 비가 2 이상일 경우에도 보이드가 발생되지 않는다. 한편, 제 1 BPSG(24A) 증착시 리플로우(reflow)가 잘 일어나게 하기 위해서 붕소의 농도를 증가시켜 증착한다.
도 2b를 참조하면, 증착된 제 1 BPSG(24A)상에 제 2 BPSG(24B)를 증착한 후, 열적 평탄성을 확보하기 위해 플로우 공정을 실시하여 BPSG막(24)을 형성한다.
상기에서, 제 2 BPSG(24B)의 증착 조건은 다음과 같다.
(a) 증착 챔버 내부 온도; 400 내지 600℃
(b) 증착 챔버 내부 압력; 100 내지 300Torr
(c) 가열기 간격(heater spacing); 150 내지 250mils
(d) He 캐리어 유량비(carrier flow rate); 6500 내지 7500sccm
(e) 실리콘 옥사이드(SiO2) 소오스 가스인 O3유량비; 4500 내지 5500sccm
(f) O3농도(concentration); 10 내지 15sccm
(g) 실리콘 옥사이드(SiO2) 소오스 가스인 TEOS 유량비; 500 내지 900mgm
(h) 붕소(B)의 도핑 소오스 가스인 TEB 유량비; 180 내지 220mgm
(i) 인(P)의 도핑 소오스 가스인 TEOP 유량비; 40 내지 100mgm
상기한 증착 조건으로 증착된 제 2 BPSG(24B)는 400 내지 600℃의 높은 온도와 100 내지 300Torr의 낮은 압력에서 증착이 이루어지기 때문에 막의 플로우 특성중 하나인 플로우 각도(flow angle)가 감소되어 평탄화 능력이 향상된다.
플로우 공정은 950 내지 1000℃에서 20 내지 40초 동안 급속 열처리(RTP)하거나, 수소(H2)와 산소(O2) 분위기와 700 내지 800℃에서 약 30분 동안 스팀 열처리(steam anneal)하여 BPSG막(24)의 표면 평탄화를 이룬다.
상술한 본 발명의 실시예에서 사용된 기술적 원리는 대기압이하 화학기상증착(SACVD) 방식을 이용한 챔버 타입(chamber type)의 장비를 사용하여 BPSG막(24)을 형성한다. SACVD 방식이란 대기압이하의 압력 상태에서 기상(vapor phase) 상태의 물질들이 화학 반응에 의하여 웨이퍼상에 비휘발 고체막(non-volatile solid film)을 형성하는 것을 의미하며, 약 760Torr미만의 대기압 이하의 압력 상태에서 CVD를 진행하는 것이다. 이때, 반응을 위한 가스들이 챔버에 유입되어 가열된 웨이퍼 위에서 반응을 하여 막을 형성하게 된다. 이때 가스 반응은 이종 반응(heterogeneous reaction)을 하게 되는데, 이종 반응은 반응 가스의 화학적 반응이 웨이퍼 표면의 위에서 일어나는 경우를 말하며, 이러한 반응은 단지 가열된 웨이퍼 표면 위에서 선택적으로 일어나기 때문에 막 특성이 양호하다. 이러한 SACVD 방식은 APCVD 방식보다 갭 필링 능력 및 평탄화 능력이 우수하다.
상술한 바와 같이, 본 발명은 층간 절연막의 평탄화막으로 사용되는 BPSG막의 갭 필링 능력 및 평탄화 능력을 향상시키기 위해, 400 내지 600℃ 온도, 600 내지 800Torr 압력이 유지된 챔버 내에 붕소(B)와 인(P)의 도핑 소오스로 TEB 및 TEOP 가스를 유입시켜 1차 증착하고, 이어서 1차 증착시의 압력보다 낮은 100 내지 300Torr 압력에서 2차 증착하고, 이후 플로우 공정을 실시하여 BPSG막을 형성하므로써, 갭 필링 능력 및 평탄화 능력의 향상으로 도전성 패턴간의 간격이 좁더라도 보이드 발생 없이 양호하게 층간 절연막을 형성할 수 있어 반도체 소자의 신뢰성 향상 및 고집적화, 축소화를 실현할 수 있다.

Claims (7)

  1. 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판에 도전성 패턴을 형성하는 단계;
    상기 도전성 패턴을 포함한 전체 구조상에 장벽 절연막을 형성하는 단계;
    대기압이하 화학기상증착 방식으로 상기 장벽 절연막 상에 제 1 BPSG를 증착한 후, 상기 제 1 BPSG 증착시의 압력보다 낮은 압력으로 제 2 BPSG를 증착하는 단계; 및
    플로우 공정을 실시하여 상기 제 1 및 제 2 BPSG를 열적 평탄화시켜 BPSG막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 BPSG는 400 내지 600℃의 온도, 600 내지 800Torr의 압력하에서 실리콘 옥사이드 소오스 가스인 TEOS/O3와, 붕소 및 인의 도핑 소오스 가스인 TEB/TEOP를 사용하여 증착하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  3. 제 2 항에 있어서,
    상기 O3유량비는 4500 내지 5500sccm이고, TEOS 유량비는 150 내지 300mgm이며, TEB 유량비는 40 내지 70mgm이고, TEOP 유량비는 30 내지 90mgm인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 2 BPSG는 400 내지 600℃의 온도, 100 내지 300Torr의 압력하에서 실리콘 옥사이드 소오스 가스인 TEOS/O3와, 붕소 및 인의 도핑 소오스 가스인 TEB/TEOP를 사용하여 증착하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  5. 제 4 항에 있어서,
    상기 O3유량비는 4500 내지 5500sccm이고, TEOS 유량비는 500 내지 900mgm이며, TEB 유량비는 180 내지 220mgm이고, TEOP 유량비는 40 내지 100mgm인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  6. 제 1 항에 있어서,
    상기 플로우 공정은 950 내지 1000℃에서 20 내지 40초 동안 급속 열처리하거나, 수소(H2)와 산소(O2) 분위기와 700 내지 800℃에서 약 30분 동안 스팀 열처리하는 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
  7. 제 1 항에 있어서,
    상기 장벽 절연막은 TEOS막 및 LP-CVD 산화막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 층간 절연막 형성 방법.
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KR100562744B1 (ko) * 2003-12-31 2006-03-21 동부아남반도체 주식회사 반도체 소자의 층간 절연막 제조방법

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