KR100372658B1 - 반도체소자의금속배선간평탄화절연막형성방법 - Google Patents

반도체소자의금속배선간평탄화절연막형성방법 Download PDF

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Abstract

본 발명은 절연 및 평탄화를 위하여 인(P) 성분이 주입되는 평탄화 절연막의 형성방법을 제공하는 것을 목적으로 한다.
이와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 금속배선간 평탄화 절연막 형성방법은 비트라인의 형성후, 층간 절연 및 평탄화를 위한 평탄화 절연막을 도포하는 단계; 상기 평탄화 절연막 위에 불순물이 도핑되지 않은 실리콘 산화막을 소정 두께로 도포하는 단계; 도포된 평탄화 절연막 및 도핑되지 않은 실리콘 산화막을 리플로우 시키는 공정을 포함하는 것을 특징으로 한다.

Description

반도체 소자의 금속배선간 평탄화 절연막 형성 방법
본 발명은 반도체 소자의 절연막 형성 방법에 관한 것으로, 특히 절연 및 평탄화를 위하여 인(P) 성분이 주입되는 평탄화 절연막의 형성 방법애 관한 것이다.
일반적으로 막의 증착에 사용되는 증착공정이라 함은 기상의 소스로부터 특정 원자나 분자를 고상화 시켜 필요로 하는 박막을 얻어 내는 일종의 물질 합성과정을 통칭한다. 반도체 소자의 제조에는 다결정 실리콘, 산화막, 질화막, 여러 종류의 금속 혹은 실리사이드 박막이 필요하며 이와 같은 박막들은 모두 증착공정에 의해서 형성된다.
증착공정은 박막 형성법(Thin Film Process)이라고 말할 수 있으며, 이는 크게 물리 증착법(Physical Vapor Deposition: PVD)과 화학 증착법(Chcmical Vapor Deposition)으로 대별된다. 물리 증착은 소스로부터 임의 다른 성분이 더해지거나 감해지지 않고 상의 변환 과정만을 통하여 증착되는 것이다. 반면에 화학 증착은 반응을 수반하기 때문에 소스와 증착 산물 간에 물리화학적 구조의 차이가 있다.
이러한 증착공정을 이용하여 반도체 소자에 사용되는 구성막으로는 크게 절연막과 도전막으로 구성되고, 절연막으로는 SiO2, PSG, BPSG와 같은 산화막과 SI3N4와 같은 질화막이 있으며, 물리증착법중의 일종인 회전 도포 법(Spin Coating)의 원리를 이용한 SOG(Spin On Glass)와 PI(Poluimide)가 있는데, SOG는 무기계의 실리사이드 SOG와 유기계의 실록산 SOG가 있다.
이러한 SOG는 주로 금속간 유전체(Intermetal Dielectric)용으로 적용된다. 한편, 폴리이미드는 평탄화 능력이 우수한 다층배선 층간 절연막으로서, 두끼운 막이 가능해서 알파선 저지막으로도 쓰인다.
상기 절연막중 PSG 막은 불순물이 도핑 되지 않은 SiO2에 인(Phosphorous) 성분을 포함시킨 절연막이며, BPSG막은 불순물이 도핑 되지않은 SiO2에 인 및보론(Boron) 성분을 포함시킨 절연막이다.
반도체 소자의 제조에 있어서, 신호전달 및 전원인가 등을 위해서 형성되는 금속배선막은 집적도의 증가로 인하여 배선 자체의 선폭 감소 및 배선간의 간격이 점점 좁아지게 된다. 이러한 금속배선막의 형성 후에는 같은 층의 금속배선막들 간이나 상부 층의 금속배선막과의 절연을 위하여 그 사이와 상부에 절연층이 형성된다.
이러한 절연층은 통상의 화학 기상 증착법에 의하여 형성된다. 상기 방법에 의하여 다결정실리콘의 비트라인과 금속배선간에 형성된 BPSG 절연막의 일례를 제 1 도에 도시하였다. 도면에서 표시된 것처럼, 다걸정실리콘의 비트라인(7)상에는 층간 절연과 평탄화를 위한 BPSG막(8)이 형성되어 있다. 상기 비트라인(7)의 좌우에는 다결정실리콘(3), 산화막/질화막/산화막의 3중 구조인 ONO층(4), 다결정실리콘층(5)으로 이루어진 스토리지 노드 캐패시터와 워드라인(12)이 위치한다. 도면중 미설명부호 1은 실리콘 기판, 2는 접합층, 6은 유전층(Dielectric layer)이다.
상기한 구조의 반도체 소자를 제조할 때, BPSG막(8)의 도포는 SiH4, O2, PH3, B2H5의 개스비에 의하여 결정되는데, 이중 PH3가 과잉공급되면, 평탄화를 위한 리플로우 공정시, (나)도면에 도시한 것과 같이, 대기의 O2성분과의 결합으로 P2O5성분의 불순물(9)이 발생되는데, 이것은 후속공정 후, 소자의 구동에 치명적인 악영향을 미치는 문제점을 가진다.
따라서, 본 발명의 목적은 BPSG막 도포후, 리플로우 공정시에 PH3개스와 대기중의 산소(O2)개스의 반응으로 생성되는 불순물 성분인 P2O5성분의 생성을 방지할 수 있는 반도체 소자의 금속배선간 평탄화 절연막 형성방법을 제공하기 위한 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 평탄화 절연막 형성방법은, 비트라인을 형성한 후, 상기 비트라인 위에 층간 절연 및 평탄화를 위하여 BPSG와 PSG중 어느 하나를 도포하여 평탄화 절연막을 형성하는 단계; 상기 평탄화 절연막 위에 불순물이 도핑되지 않은 실리콘 산화막을 형성하는 단계; 및 상기 평탄화 절연막과 도핑되지 않은 실리콘 산화막을 리플로우시키는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 돈 발명의 바람직한 실시 예를 설명한다.
첨부한 도면 제 2 도는 본 발명의 실시예에 따른 디램(DRAM)셀에서의 층간 절연 및 평탄화막의 형성방범을 설명하는 공정별 단면도이다.
먼저, (가)도면에 도시한 바와 같이, 스토리지 노드 캐패시터를 형성한 후에, 접합 영역중 임의의 곳에 비트라인(7)을 형성한다. 이 때의 비트라인(7)은 다결정실리콘만으로 이루어지거나, 다결정실리콘과 Ti, W, Mo, Ta와 같은 전이금속과의 화합물인 폴리사이드(Polycide)를 사용하는 것도 가능하며, 하부층에는 다결정실리콘 상부층에는 폴리사이드가 적층된 상태의 이층 구조로 형성하는 것도 가능하다.
이 후, 실렌(SIH4), 산소(O2), PH3, B2H6개스를 공급하여 BPSG막을 소정 두께로 도포하여 평탄화 절연막(8)을 형성한다. 도포후, 평탄화를 위한 리플로우 공정을 실시하기 전에 실렌 개스와 산소 개스를 공급하여 도핑되지 않은 실리콘산화막(10)을 소정 두께로 형성시킨다. 상기 실리콘산화막(10)이 BPSG막(8) 위에 형성된 상태에서 850 내지 9000℃의 온도에서 리플로우 시킨다.
상기 리플로우 공정으로 BPSG막(8)의 인(P)은 상부층의 산소(O)와 반응하여 P2O5의 잔류 불순물(9)을 형성시키지만, 이것은 BPSG막(8)과 도핑되지 않은 실리콘산화막(10)의 계면에서 생성되기 때문에 후속공정에서 형성될 금속층에 영향을 미치지 않는다.
상기 제 1실시예에서는 BPSG막에 대하여 설명하였지만, 보론 성분이 첨가된 PSG 막의 경우에 있어서도, 평탄화를 위한 리플로우시 P2O5가 생성된다. 이 또한, 리플로우 공정전에 소정 두께의 도핑되지 않은 실리콘산화막을 형성하고 이후, 후속공정을 진행하므로써, P2O5의 발생을 방지할 수 있다.
아울러, 상기 실시예에서는 비트라인(7) 상에 바로 평탄화 절연막을 도포하는 반도체 소자에 대하여 설명하였지만, 본 발명은 비트라인 상에 BPSG나 PSG와 같은 평탄화 절연막을 도포하기 전에 제 3 도와 같이, 도핑되지 않은 실리콘 산화물층(11)을 소정 두께만큼 형성한 상태에서 상기 평탄화 절연막을 도포하는 단계를 진행하여도 동일한 효과를 얻을 수 있다.
이상에서 설명한 바와 같이, 본 발명의 반도체 소자의 평탄화 절연막 형성방법은 BPSG막이나 PSG막의 도포후, 평탄화를 위한 리플로우 공정시 상기 두 막의인(P) 성분과 로(Furnace)내의 산소(O2)가 반응하여 생성하는 P2O5성분에 의한 소자의 결함을 근본적으로 방지해 주므로써, 소자의 품질개선 및 수율을 향상시키는 효과를 제공한다.
여기에서는 본 발명의 특정 실시예에 대해서 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
제 1도는 종래의 실시 예에 따른 금속배선간 평탄화 절연막을 형성한 경우의 단면도.
제 2도는 본 발명의 일실시 예에 따른 반도체 소자에 있어서, 금속배선간 평탄화 절연막의 형성 방법을 설명하는 공정 단면도.
제 3도는 본 발명의 다른 실시 예에 따른 반도체 소자에 있어서, 금속배선간 평탄화 절연막의 형성 방법을 설명하는 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
7 : 비트라인 8 : 평탄화 절연막
9 : P2O5불순물 10, 11 : 실리콘 산화막

Claims (6)

  1. 비트라인을 형성한 후, 상기 비트라인 위에 층간 절연 및 평탄화를 위하여 BPSG와 PSG중 어느 하나를 도포하여 평탄화 절연막을 형성하는 단계; 상기 평탄화 절연막 위에 불순물이 도핑되지 않은 실리콘 산화막을 형성하는 단계; 및 상기 평탄화 절연막과 도핑되지 않은 실리콘 산화막을 리플로우시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선간 평탄화 절연막 형성방법.
  2. 제 1 항에 있어서, 상기 비트라인을 형성한 후 상기 평탄화 절연막을 형성하기 이전에 도핑되지 않은 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선간 평탄화 절연막 형성방법.
  3. 제 2 항에 있어서, 상기 절연막은 SiO2인 것을 특징으로 하는 반도체 소자의 금속배선간 평탄화 절연막 형성방법.
  4. 제 1 항에 있어서, 상기 비트라인은 다결정실리콘인 것을 특징으로 하는 반도체 소자의 금속배선간 평탄화 절연막 형성방법.
  5. 제 1 항에 있어서, 상기 비트라인은 다결정실리콘과 Ti, W, Mo, Ta와 같은전이금속과의 화합물인 폴리사이드(Polycide)인 것을 특징으로 하는 반도체 소자의 금속배선간 평탄화 절연막 형성방법.
  6. 제 1 항에 있어서, 상기 비트라인은 하부층에는 다결정실리콘, 상부층에는 폴리사이드가 적층된 상태의 이층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선간 평탄화 절연막 형성방법.
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* Cited by examiner, † Cited by third party
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