KR100508531B1 - 반도체 소자의 층간 절연막 형성 방법 - Google Patents

Abstract

본 발명에 따른 반도체 소자의 층간 절연막 형성 방법은 반도체 기판 상에 라이너 절연막을 형성하는 단계와, 라이너 절연막의 상부에 도프트 산화막인 제1층간 절연막을 형성하는 단계와, 제1층간 절연막을 1차 어닐하여 막질을 치밀화시키는 단계와, 제1층간 절연막을 수소 가스 분위기에서 2차 어닐하여 안정화시키는 단계와, 제1층간 절연막을 평탄화시키는 단계와, 평탄화된 제1층간 절연막 상부에 언도프트 산화막인 제2층간 절연막을 형성함으로서 제1,2층간 절연막으로 이루어진 층간 절연막을 형성하는 단계를 포함한다.

이상 설명한 바와 같이, 본 발명은 층간 절연막 형성 시 수소 가스를 이용하여 층간 절연막막을 어닐함으로써, 층간 절연막의 밀도를 증가시킬 수 있을 뿐만 아니라 반도체 소자가 트랜지스터의 역할을 충분히 수행할 수 있도록 층간 절연막 내에 포함되어 있는 Si-H 성분을 제거할 수 있어 전체적으로 반도체 수율을 향상시킬 수 있는 효과가 있다.

Description

반도체 소자의 층간 절연막 형성 방법{METHOD FOR FORMING PRE-METAL DIELECTRIC LAYER IN A SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 콘택홀이 형성되는 층간 절연막 내에 포함된 Si-H를 제거하여 층간 절연막의 평탄도를 향상시킬 수 있는 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.

다층의 금속 배선 공정에서는 도체 층간 물질의 유전 상수가 상당히 중요하다. 특히 초고속 고주파 제품에서는 금속 배선 사이에 형성되는 층간 절연막의 유전 상수에 의해 제품의 특성이 좌우되기도 한다. 하지만 고집적 초고속 제품을 위하여는 다층의 금속 배열이 필요하며, 금속 층간 절연막의 광역 평탄화뿐만 아니라 금속 하부층(PMD : PreMetal Dielectric)의 광역 평탄화도 필요하다.

이하, 첨부된 도면을 참조하여 종래의 층간 절연막 형성 과정을 설명하기로 한다. 도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 층간 절연막 형성 과정을 도시한 공정도이다.

도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 도전 패턴으로서의 게이트(2), 소오스(3) 및 드레인(4)으로 구성된 트랜지스터가 형성되고, 전체구조상에 금속 하부층인 라이너 질화막(5)을 형성한다.

도 1b에 도시된 바와 같이, 라이너 질화막(5)의 상부 전면에 충분히 두꺼운 PSG(Phosphorous Silicate Glass)막(6)을 형성한 후에 PSG막(6)의 안정화를 위하여 어닐 공정을 실시한다.

이후, 도 1c에 도시된 바와 같이, 후속 공정을 용이하게 실시하기 위한 광역 평탄화 공정인 CMP 공정을 실시하고, 평탄화된 PSG막(6)의 상부에 라이너 산화막(7)을 형성한다.

그러나, PSG막(6)의 균일도가 불안정할 경우에 화학적 기계적 연마 공정은 PSG막(6)의 프로파일을 그대로 따라가는 특징이 있기 때문에, PSG막(6)의 중앙 및 에지 부위의 균일도가 나쁘거나 PSG막(6) 자체의 스텝-커버리지가 나쁠 경우에 평탄화가 제대로 이루어지지 않는 문제점이 있다.

또한, PSG막(6)은 Si-H 성분을 포함하고 있기 때문에 막질의 특성이 저하되는 문제점이 있다.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 층간 절연막을 증착한 후에 수소 표면 열처리 공정을 실시하여 층간 절연막의 균일도를 안정화시킬 뿐만 아니라 층간 절연막의 PSG막 밀도를 향상시킬 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공하고자 한다.

상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 소자의 층간 절연막 형성 방법에 있어서, 반도체 기판 상에 라이너 절연막을 형성하는 단계와, 상기 라이너 절연막의 상부에 도프트 산화막인 제1층간 절연막을 형성하는 단계와, 상기 제1층간 절연막을 1차 어닐하여 막질을 치밀화시키는 단계와, 상기 제1층간 절연막을 수소 가스 분위기에서 2차 어닐하여 안정화시키는 단계와, 상기 제1층간 절연막을 평탄화시키는 단계와, 상기 평탄화된 제1층간 절연막 상부에 언도프트 산화막인 제2층간 절연막을 형성함으로서 상기 제1,2층간 절연막으로 이루어진 층간 절연막을 형성하는 단계를 포함한다.

본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해할 수 있을 것이다.

도 2에 도시된 바와 같이, 반도체 기판(100)의 상부에 도전 패턴으로써 게이트(102), 소오스(104) 및 드레인(106)으로 구성된 트랜지스터가 형성되고, 트랜지스터를 포함한 반도체 기판(100) 상에는 층간 절연막이 형성된다. 이때, 층간 절연막은 트랜지스터를 포함한 반도체 기판(100) 상에 순차 형성된 라이너 절연막(108) 및 제1층간 절연막(110)과, 제1층간 절연막(110)의 상부에 형성된 제2층간 절연막(112)을 포함한다.

상기에서 라이너 절연막(108)은 질화막 또는 언도프드(undoped) 산화막 등으로 이루어지며, 제1층간 절연막(110)은 BSG, PSG, BPSG 등의 도프드(doped) 산화막으로 이루어지며, 제2층간 절연막(112)은 언도프드 산화막으로 이루어진다.

이와 같은 본 발명에 따른 층간 절연막을 형성하는 과정은 도 3을 참조하여 설명한다. 도 3은 본 발명에 따른 반도체 소자의 층간 절연막 형성 과정을 도시한 흐름도이다.

먼저, 트랜지스터를 포함한 반도체 기판(100) 상에 라이너 절연막(108)을 형성하는데, 이때 라이너 절연막(108)은 200Å 내지 300Å의 두께를 갖는 질화막 또는 800Å 내지 1200Å의 두께를 갖는 언도프드 산화막을 이용하여 형성된다(S200).

그리고, 라이너 절연막(108)의 상부에 제1층간 절연막(110)을 형성한 후에 제1층간 절연막(110)의 안정을 위하여 1차 어닐 공정을 실시한다. 이러한 1차 어닐 공정을 통해 제1층간 절연막을 치밀화하여 제1층간 절연막(110)의 밀도를 향상시킨다(S202, S204). 이때, 제1층간 절연막(110)은 BSG, PSG, BPSG 등의 도프드 산화막으로 형성하며, 2000Å 내지 18000Å의 두께로 형성하는 것이 바람직하다.

이후, 제1층간 절연막(110)을에 수소 가스 분위기에서 2차 어닐 공정을 실시한다. 그러면, 제1층간 절연막(110) 내부에 포함되어 있는 Si-H 성분이 수소 가스 분위기의 어닐 공정에 의해 제거되므로 막질의 특성을 향상시킬수 있을 뿐만 아니라 2차 어닐 공정에 의해 치밀화된 제1층간 절연막(110)의 막질을 더욱 더 치밀화시킬 수 있다. 이때 수소 가스 분위기의 2차 어닐 공정은 100℃내지 500℃의 온도에서 실시하는 것이 바람직하다(S206).

후속 공정을 용이하게 실시하기 위하여 제1층간 절연막(110)을 평탄화시킨다. 이때 제1층간 절연막(110)의 평탄화는 화학 기계적 연마 공정이나 에치백 공정 등에 의해 진행할 수 있다.

이후, 평탄화된 제1층간 절연막(110)의 상부에 800Å 내지 1200Å의 두께를 갖는 제2층간 절연막(112)을 증착한다.(S208, S210). 이때, 제2층간 절연막(112)은 TEOS 등에 의한 언도프드 산화막으로 형성하는 것이 바람직하다.

이후, 층간 절연막 상에 콘택 공정으로 콘택홀을 형성한다(S212).

상기에서는 금속 배선 형성 공정전에 형성되는 층간 절연막을 실시 예로 하여 설명하였지만, 상기한 구조를 갖는 층간 절연막을 금속 층간 절연막에 적용할 수 있다.

이상 설명한 바와 같이, 본 발명은 층간 절연막 형성 시 수소 가스를 이용하여 층간 절연막을 어닐함으로써, 층간 절연막의 밀도를 증가시킬 수 있을 뿐만 아니라 반도체 소자가 트랜지스터의 역할을 충분히 수행할 수 있도록 층간 절연막 내에 포함되어 있는 Si-H 성분을 제거할 수 있어 전체적으로 반도체 수율을 향상시킬 수 있는 효과가 있다.

도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 층간 절연막 형성 과정을 도시한 공정 단면도이고,

도 2는 본 발명에 따른 반도체 소자의 층간 절연막 형성 과정을 설명하기 위한 단면도이고,

도 3은 본 발명에 따른 반도체 소자의 층간 절연막 형성 과정을 도시한 흐름도이다.

Claims (7)

1. 반도체 소자의 층간 절연막 형성 방법에 있어서,

   반도체 기판 상에 라이너 절연막을 형성하는 단계와,

   상기 라이너 절연막의 상부에 도프트 산화막인 제1층간 절연막을 형성하는 단계와,

   상기 제1층간 절연막을 1차 어닐하여 막질을 치밀화시키는 단계와,

   상기 제1층간 절연막을 수소 가스 분위기에서 2차 어닐하여 안정화시키는 단계와,

   상기 제1층간 절연막을 평탄화시키는 단계와,

   상기 평탄화된 제1층간 절연막 상부에 언도프트 산화막인 제2층간 절연막을 형성함으로서 상기 제1,2층간 절연막으로 이루어진 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 층간 절연막 형성 방법.
2. 제1항에 있어서, 상기 수소 가스 분위기의 2차 어닐은 100℃ 내지 500℃의 온도에서 실시하는 반도체 소자의 층간 절연막 형성 방법.
3. 삭제
4. 제1항에 있어서, 상기 제1층간 절연막은 2000Å 내지 18000Å의 두께로 형성하는 반도체 소자의 층간 절연막 형성 방법.
5. 삭제
6. 삭제
7. 제1항에 있어서, 상기 제2층간 절연막은 800Å 내지 1200Å의 두께로 형성하는 반도체 소자의 층간 절연막 형성 방법.