KR20020041224A - 반도체 소자의 층간절연막 형성방법 - Google Patents

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Abstract

본 발명은 보이드 또는 크랙이 발생되지 않게 도전 라인 사이의 갭을 채울 수 있는 반도체 소자의 층간절연막 형성방법을 개시한다. 본 발명은 먼저, 반도체 기판 상에 도전 라인을 형성한다. 이어서, 상기 도전 라인이 형성된 결과물 상에 폴리실라잔 계열의 SOG막을 도포한다. 다음에, 폴리실라잔 계열의 상기 SOG막을 베이크한다. 이어서, C/F의 비가 0.5 이상이고 실리콘 질화막에 대한 SOG막의 식각선택비가 10 이상인 C-F계 가스를 이용하여 상기 도전 라인의 상부가 노출될 때까지 폴리실라잔 계열의 상기 SOG막을 에치백한다. 이어서, 상기 에치백 후 남아있는 폴리실라잔 계열의 상기 SOG막을 열처리하여 층간절연막인 실리콘 산화막을 형성한다.

Description

반도체 소자의 층간절연막 형성방법{Forming method for interlayer dielectric of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 층간절연막 형성방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 배선의 크기가 감소하고 배선과 배선 사이의 간격이 좁아지고 있다. 배선과 배선 사이에 형성되는 층간절연막은 절연의 역할을 하여야 하고, 후속 공정의 열처리에서도 변화가 없는 특성을 가져야 한다. 또한 층간절연막은 평탄도가 우수하여야 하며, 서로 이웃한 금속배선 사이의 기생용량을 감소시키기 위하여 유전상수가 낮아야 한다. 그러나, 배선과 배선 사이에 형성되는 종래의 절연막, 예컨대 USG(Undoped Silicate Glass)막, HDP(High Density Plasma)막 또는 PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate) 막 등은 갭필(gap fill) 특성이 좋지 않아 문제가 있다. 즉, 층간절연막 형성을 위한 증착 공정시에막질 내에 보이드(void)가 형성되거나 갈라진 틈(crevice)이 발생하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 보이드 또는 크랙이 발생되지 않게 도전 라인 사이의 갭을 채울 수 있는 반도체 소자의 층간절연막 형성방법을 제공함에 있다.
도 1 내지 도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자의 층간절연막 형성방법을 공정 순서에 따라 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 먼저 반도체 기판 상에 도전 라인을 형성한다. 이어서, 상기 도전 라인이 형성된 결과물 상에 폴리실라잔 계열의 SOG막을 도포한다. 다음에, 폴리실라잔 계열의 상기 SOG막을 베이크한다. 이어서, 상기 도전 라인의 상부가 노출될 때까지 폴리실라잔 계열의 상기 SOG막을 에치백한다. 이어서, 상기 에치백 후 남아있는 폴리실라잔 계열의 상기 SOG막을 열처리하여 실리콘 산화막을 형성한다.
상기 도전 라인은 도전막과 하드 마스크층이 순차적으로 형성된 구조로서, 상기 도전막은 폴리실리콘막, 실리사이드층 또는 폴리사이드층으로 형성하고, 상기 하드 마스크층은 실리콘 질화막으로 형성하는 것이 바람직하다.
상기 도전 라인 형성 후 상기 SOG막 도포 전에 상기 도전 라인의 측벽에 스페이서를 형성하는 단계를 더 포함할 수 있다.
폴리실라잔 계열의 상기 SOG막을 베이크하는 단계는 50℃ 내지 300℃ 정도의 온도에서 소프트 베이크하는 단계 및 300℃ 내지 500℃ 정도의 온도에서 하드 베이크하는 단계로 이루어진다.
폴리실라잔 계열의 상기 SOG막을 에치백하는 단계의 에치백 가스로서 실리콘 질화막에 대한 폴리실라잔 계열의 SOG막의 식각선택비가 10 이상이고, C/F의 비가 0.5 이상인 C-F계 가스를 사용하는 것이 바람직하다. 상기 C-F계 가스로서 C5F8, C4F8, C4F6또는 CH2F2가스를 사용하는 것이 바람직하다.
상기 열처리는 O2, H2O 또는 이들을 조합한 분위기에서 600℃ 내지 1200℃ 정도의 온도로 10분 내지 20분 정도 실시하는 것이 바람직하다.
상기 열처리 단계 후 절연막을 도포하고 평탄화하는 단계를 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야의 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 본 발명의 범위를 한정하는 것으로 해석되어져서는 아니된다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1 내지 도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자의 층간절연막 형성방법을 공정 순서에 따라 도시한 단면도들이다. 여기서, (a)는 셀(cell) 영역을, (b)는 코아(core) 및 주변(periphery) 영역을 나타낸다.
도 1을 참조하면, 먼저, 반도체 기판(100) 상에 도전 라인(106)을 형성한다. 도전 라인(106)은, 예컨대 게이트 전극, 비트 라인 등일 수 있다. 도전 라인(106)은 도전막(102) 및 하드 마스크층(104)이 순차적으로 적층된 구조일 수 있다. 도전막(102)은 폴리실리콘층, 실리사이드층 또는 이들이 조합된 폴리사이드층으로 형성하는 것이 바람직하다. 하드 마스크층(104)은 실리콘 질화막으로 형성하는 것이 바람직하다. 도 1에는 도전 라인(106)의 측벽에 스페이서가 도시되지 않았으나, 도전 라인(106) 측벽에 스페이서를 형성할 수도 있음은 물론이다.
이어서, 도전 라인(106)이 형성된 상기 결과물 상에 SOG(Spin On Glass)막(108)을 도포한다. SOG막(108)은 Si-NxHy결합을 포함하는 폴리실라잔(polysilazane) 계열의 물질막이다.
이어서, SOG막(108)을 베이크한다. 상기 베이크는 50℃ 내지 300℃ 정도의 온도에서 소프트 베이크를 실시하고, 이후 300℃ 내지 500℃ 정도의 온도에서 하드 베이크를 실시하여 수행한다.
도 2를 참조하면, SOG막(108)을 도전 라인(106)의 상부, 즉 하드 마스크층(104)이 노출될 때까지 에치백을 실시한다. 상기 에치백은 드라이 에치백으로서, 에치백 가스로는 C/F의 비가 0.5 이상인 C-F계 가스를 사용한다. 상기 C-F계 가스는 실리콘 질화막에 대한 SOG막(108)의 식각선택비가 10 이상이 되는 것을 사용하는 것이 바람직하다. 상기 C-F계 가스는 C5F8, C4F8, C4F6또는 CH2F2가스를 사용하는 것이 바람직하다. C/F의 비가 큰(C/F의 비가 0.5 이상) C-F계 가스는 도전 라인(106)의 상부에 형성된 하드 마스크층(104)인 실리콘 질화막과 반응하여 폴리머(polymer)를 형성한다. 상기 폴리머는 식각 저지막으로 작용할 수 있으며, 따라서 SOG막(108)을 에치백할 때 도전 라인(106)은 거의 식각되지 않는다. 이 경우, SOG막(108)은 패턴 밀도가 높은 셀 영역(a)에서 도전 라인(106)의 상부를 기준으로 소정의 깊이만큼 식각되나, 코아 및 주변 영역(b)에서는 배선과 배선 사이의 간격이 넓기 때문에 셀 영역(a)보다는 더욱 깊게 식각되게 된다. 이러한 에치백 과정을 거치지 않고 후속의 열처리 공정을 진행하게 되면, SOG막(108)에 보이드(void) 또는 크랙(crack)이 발생되기 쉽다. 따라서 SOG막(108)을 에치백하여 SOG막(108)의 두께를 소정의 두께로 낮춘 후, 후속의 열처리 공정을 진행하는 것이 바람직하다. 또한 상기 에치백 공정시 C/F의 비가 작은(C/F의 비가 0.5 미만) C-F계 가스를 사용할 경우는 하드 마스크층(104)인 실리콘 질화막에 대한 선택비가 작기 때문에 하드 마스크층(104)도 식각되어 제거되게 된다. 이는 후속의 식각 공정, 예컨대 SAC(Self Align Contact) 식각 공정에 커다란 부담을 주게된다. 따라서 상기 에치백 공정시 C/F의 비가 0.5 이상이고, 실리콘 질화막에 대한 SOG막(108)의 식각선택비가 10 이상이 되는 C-F계 가스를 사용하는 것이 바람직하다. 또한 상기 건식 에치백 공정은 화학기계적 연마 공정에 비하여 공정 단가가 낮다는 장점이 있다. 더욱이, 화학기계적 연마는 하드 마스크층(104)이 SOG막(108)과 거의 동일하게 제거되므로 하드 마스크층(104)의 손실이 발생할 수 있으나, 상기 건식 에치백 공정은 하드 마스크층(104)의 손실없이 SOG막(108)을 식각할 수 있다는 장점이 있다.
이어서, 에치백된 SOG막(108)을 열처리한다. 상기 열처리는 O2, H2O 또는 이들을 조합한 분위기에서 실시한다. 상기 열처리는 600℃ 내지 1200℃ 정도의 온도에서 10분 내지 20분 정도 실시하는 것이 바람직하다. SOG막(108)을 열처리하게 되면 Si-NxHy결합을 이루었던 폴리실라잔 계열의 SOG막(108)은 Si-O 결합을 하여 실리콘 산화막(SiO2)으로 변화되게 된다.
도 3을 참조하면, 상기 결과물 상에 절연막(110)을 도포한다. 이어서, 절연막(110)을 평탄화한 후 후속 공정을 진행한다. 절연막(110)은 USG막, HDP막, PE-TEOS막, PSG막 또는 BPSG막일 수 있다. 상기 절연막(110)은 폴리실라잔 계열의 SOG막이고, 상술한 과정을 반복하여 층간절연막을 형성할 수도 있음은 물론이다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 많은 변형이 가능함은 명백하다.
본 발명에 의한 반도체 소자의 층간절연막 형성방법에 의하면, 폴리실라잔 계열의 SOG막으로 도전 라인을 절연시키기 위해 SOG막을 도포하고, 베이킹과 열처리 사이에 SOG막을 C/F의 비가 0.5 이상이고 실리콘 질화막에 대해 식각선택비가 10 이상인 C-F계 식각 가스를 사용하여 건식 에치백함으로써, 보이드 또는 크랙이 발생되지 않게 도전 라인 사이의 갭을 채울 수 있다. 또한 건식 에치백 공정시 도전 라인의 하드 마스크층에 대하여 어택(attack)이 거의 없는 가해지지 않으므로후속의 SAC 식각 공정에 부담을 주지 않는다.

Claims (9)

  1. (a) 반도체 기판 상에 도전 라인을 형성하는 단계;
    (b) 상기 도전 라인이 형성된 결과물 상에 폴리실라잔 계열의 SOG막을 도포하는 단계;
    (c) 폴리실라잔 계열의 상기 SOG막을 베이크하는 단계;
    (d) 상기 도전 라인의 상부가 노출될 때까지 폴리실라잔 계열의 상기 SOG막을 에치백하는 단계; 및
    (e) 상기 에치백 후 남아있는 폴리실라잔 계열의 상기 SOG막을 열처리하여 실리콘 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
  2. 제1항에 있어서, 상기 도전 라인은 도전막과 하드 마스크층이 순차적으로 형성된 구조이고, 상기 도전막은 폴리실리콘막, 실리사이드층 또는 폴리사이드층으로 이루어져 있고, 상기 하드 마스크층은 실리콘 질화막으로 이루어져 있는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
  3. 제1항에 있어서, 상기 (a) 단계 후 (b) 단계 전에 상기 도전 라인의 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
  4. 제1항에 있어서, 상기 (c) 단계는 50℃ 내지 300℃ 정도의 온도에서 소프트 베이크하는 단계 및 300℃ 내지 500℃ 정도의 온도에서 하드 베이크하는 단계로 이루어져 있는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
  5. 제1항에 있어서, 상기 (d) 단계의 에치백 가스로 실리콘 질화막에 대한 폴리실라잔 계열의 SOG막의 식각선택비가 10 이상이고, C/F의 비가 0.5 이상인 C-F계 가스를 사용하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
  6. 제5항에 있어서, 상기 C-F계 가스는 C5F8, C4F8, C4F6또는 CH2F2가스인 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
  7. 제1항에 있어서, 상기 (e) 단계의 열처리는 O2, H2O 또는 이들을 조합한 분위기에서 600℃ 내지 1200℃ 정도의 온도로 10분 내지 20분 정도 실시하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
  8. 제1항에 있어서, 상기 (e) 단계 후 절연막을 도포하고 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
  9. 제8항에 있어서, 상기 절연막은 USG막, HDP막, PE-TEOS막, PSG막, BPSG막 또는 SOG막인 것을 특징으로 하는 반도체 소자의 층간절연막 형성방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5291275B2 (ja) * 2000-07-27 2013-09-18 有限会社コンタミネーション・コントロール・サービス コーティング膜が施された部材及びコーティング膜の製造方法
US6781217B2 (en) * 2001-12-21 2004-08-24 Intel Corporation Transmission line structure and method of signal propagation
TW567546B (en) * 2002-10-01 2003-12-21 Nanya Technology Corp Etch-back method for dielectric layer
KR20040074348A (ko) * 2003-02-17 2004-08-25 삼성전자주식회사 박막 형성 방법 및 이를 이용한 트렌치 소자 분리막의형성 방법
KR100571658B1 (ko) * 2003-11-21 2006-04-17 주식회사 하이닉스반도체 반도체소자 제조 방법
TWI452419B (zh) * 2008-01-28 2014-09-11 Az Electronic Mat Ip Japan Kk 細微圖案光罩及其製造方法、及使用其之細微圖案形成方法
US20090253081A1 (en) * 2008-04-02 2009-10-08 David Abdallah Process for Shrinking Dimensions Between Photoresist Pattern Comprising a Pattern Hardening Step
US20090253080A1 (en) * 2008-04-02 2009-10-08 Dammel Ralph R Photoresist Image-Forming Process Using Double Patterning
US20100183851A1 (en) * 2009-01-21 2010-07-22 Yi Cao Photoresist Image-forming Process Using Double Patterning
US8084186B2 (en) * 2009-02-10 2011-12-27 Az Electronic Materials Usa Corp. Hardmask process for forming a reverse tone image using polysilazane
CN102427035A (zh) * 2011-11-29 2012-04-25 上海宏力半导体制造有限公司 内层电介质沉积方法、集成电路制造方法以及集成电路
CN108630526B (zh) * 2018-05-03 2020-11-06 武汉新芯集成电路制造有限公司 一种改善层间介质层空洞的方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243223A (ja) * 1992-02-28 1993-09-21 Fujitsu Ltd 集積回路装置の製造方法

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