KR100678317B1 - 금속전절연막 라이너를 갖는 반도체소자의 제조방법 - Google Patents

금속전절연막 라이너를 갖는 반도체소자의 제조방법 Download PDF

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Abstract

본 발명의 금속전절연(PMD; Pre-Metal Dielectric)막 라이너를 갖는 반도체소자의 제조방법은, 트랜지스터가 형성된 반도체기판 전면에 금속전절연막 라이너를 복수개의 계면이 존재하는 멀티층 구조로 형성하는 단계와, 금속전절연막 라이너 위에 BPSG(Boron Phospho Silicate Glass) 산화막을 형성하는 단계를 포함한다. 금속전절연막 라이너가 멀티층 구조로 형성됨으로써, BPSG 산화막 내의 보론이 반도체기판으로 침투되는 것이 효율적으로 억제된다.
PMD 라이너, 보론 침투, 질화막, 멀티층 구조

Description

금속전절연막 라이너를 갖는 반도체소자의 제조방법{Method of fabricating the semiconductor device having pre-metal dielectric liner}
도 1은 일반적인 금속전절연막 라이너를 갖는 반도체소자를 설명하기 위하여 나타내 보인 단면도이다.
도 2는 본 발명에 따른 금속전절연막 라이너를 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도이다.
도 3은 본 발명에 따른 방법에 의해 형성된 금속전절연막 라이너를 갖는 반도체소자의 보론침투현상 억제효과를 설명하기 위하여 나타내 보인 도면이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 금속전절연막(PMD; Pre-Metal Dielectric) 라이너를 갖는 반도체소자의 제조방법에 관한 것이다.
일반적으로 n채널형 모스트랜지스터 및 p채널형 모스트랜지스터가 동일한 기판상에 집적되는 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor) 트랜지스터와 같은 반도체소자를 형성하는데 있어서, 게이트패턴 및 실리사이드 형성 후에 게이트패턴 사이의 공간을 채우기 위해 유동성이 좋은 BPSG(Boron Phospho Silicate Glass) 산화막을 사용하여 절연막을 형성한다. 이때 BPSG 산화막 증착전에 금속전절연막(PMD; Pre Metal Dielectric) 라이너를 형성하는 데, 후속의 열공정에 의해 BPSG 산화막 내의 보론(B)이 기판으로 침투하는 것을 억제한다.
도 1은 일반적인 금속전절연막 라이너를 갖는 반도체소자를 설명하기 위하여 나타내 보인 단면도이다.
도 1을 참조하면, 제1 영역(A) 및 제2 영역(B)을 갖는 반도체기판(100)의 활성영역은 소자분리막(102)에 의해 한정된다. 반도체기판(100)의 제1 영역(A)에는 n채널형 모스트랜지스터가 배치되고, 반도체기판(100)의 제2 영역(B)에는 p채널형 모스트랜지스터가 배치된다. 그리고 전면에 금속전절연(PMD)막 라이너로서 질화막(110)이 배치되고, 질화막(110) 위에는 BPSG 산화막(120)이 배치된다.
상기 금속전절연(PMD)막 라이너로서의 질화막(110)은 후속의 컨택을 위한 식각시 식각정지막으로 사용되며, 이와 함께 후속의 열처리에 의해 BPSG 산화막(120) 내의 보론(B)이 반도체기판(100) 등으로 침투하는 것을 억제하는 역할도 수행한다. 보론(B)과 같은 불순물이온이 반도체기판(100)으로 침투하게 되면, 소자의 문턱전압(threshold voltage)이 국부적으로 변동되어 소자의 안정성이 저하된다는 것은 잘 알려져 있는 사실이다. 종래에는 보론(B)의 침투를 최대한 억제하기 위하여, 금속전절연막(PMD)막 라이너로서의 질화막(110) 형성시 가스분위기를 제어하여 질소-수소(N-H) 결합력이 높아지도록 하였다. 그러나 이와 같은 방법만으로는 보론(B)이 반도체기판(100)으로 침투하는 현상을 억제하는데 한계를 나타내고 있으며, 금속전 절연막(PMD)막 라이너로서의 질화막(110)의 충분한 두께를 요한다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 절연막으로 사용되는 BPSG 산화막 내의 보론이 반도체기판으로 침투하는 것이 최대한 억제되도록 하여 소자의 신뢰성을 향상시킬 수 있는 금속전절연막 라이너를 갖는 반도체소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 제조방법은 트랜지스터가 형성되어 있는 반도체기판 전면에 금속전절연막 라이너를 복수개의 계면이 존재하는 멀티층 구조로 형성하는 단계 및 상기 금속전절연막 라이너 위에 BPSG 산화막을 형성하는 단계를 포함한다.
상기 금속전절연막 라이너는 질화막으로 형성하는 것이 바람직하다.
상기 멀티층 구조의 금속전절연막 라이너를 형성하는 단계는, 상기 금속전절연막 라이너를 단위 두께로 증착하는 공정을 복수회 반복하여 수행할 수 있다.
상기 반도체기판에 형성된 트랜지스터는 n채널형 모스트랜지스터 및 p채널형 모스트랜지스터가 집적되는 상보형 모스트랜지스터를 포함할 수도 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다.
도 2는 본 발명에 따른 금속전절연막 라이너를 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도이다.
도 2를 참조하면, 제1 영역(A) 및 제2 영역(B)을 갖는 반도체기판(200)에 소자분리막(202)을 형성하여 활성영역을 한정한다. 소자분리막(202)은 트랜치 소자분리막이지만 이에 한정되는 것은 아니다. 다음에 반도체기판(200)의 제1 영역(A) 및 제2 영역(B)에 각각 n채널형 모스트랜지스터 및 p채널형 모스트랜지스터를 형성하여 상보형 모스(CMOS)트랜지스터가 구성되도록 한다. 본 실시예에서는 상보형 모스트랜지스터가 반도체기판(200)에 형성되는 것을 예로 들었지만, 능동소자 및 수동소자가 함께 반도체기판(200)에 집적되도록 할 수 있고, 또는 능동소자나 수동소자 중 어느 하나의 소자가 반도체기판(200)에 집적되도록 할 수도 있다.
n채널형 모스트랜지스터가 배치되는 반도체기판(200)의 제1 영역(A)에는 n+형 소스/드레인영역이 배치되고, 그 사이의 채널영역 위에는 게이트절연막을 개재하여 게이트도전막이 배치된다. 게이트도전막 위에는 금속실리사이드막이 배치된다. 게이트도전막과 금속실리사이드막 측면에는 게이트스페이서막이 배치된다. 비록 도면에 나타내지는 않았지만, 소스/드레인영역의 상부에도 금속실리사이드막이 배치될 수 있다. p채널형 모스트랜지스터가 배치되는 반도체기판(200)의 제2 영역(B)에는 p+형 소스/드레인영역이 배치되고, 그 사이의 채널영역 위에는 게이트절연막을 개재하여 게이트도전막이 배치된다. 게이트도전막 위에는 금속실리사이드막이 배치된다. 게이트도전막과 금속실리사이드막 측면에는 게이트스페이서막이 배치된 다. 비록 도면에 나타내지는 않았지만, 소스/드레인영역의 상부에도 금속실리사이드막이 배치될 수 있다.
이와 같이 반도체기판(200)의 제1 영역(A) 및 제2 영역(B)에 각각 n채널형 모스트랜지스터 및 p채널형 모스트랜지스터를 형성한 후에는, 전면에 금속전절연(PMD)막 라이너로서 질화막(210)을 복수개의 계면이 존재하는 멀티층(multi-layer) 구조로 형성한다. 구체적으로 질화막(210)을 일정 두께의 단일층으로 증착하지 않고, 얇은 두께로의 증착을 복수회 반복하여 형성한다. 이와 같이 멀티층 구조로 형성하게 되면, 질화막(210) 내에 복수개의 계면이 존재하게 되는데, 이 계면에서의 불안정한 상태의 에너지는 벌크(bulk)일 때보다 높게 된다. 따라서 불안정한 상태를 안정한 상태로 바꾸기 위하여 불순물이나 이온 등을 끌어들이려고 하는 성질을 갖게 되며, 결국 침투하는 이온에 대한 트랩(trap)으로 작용한다. 따라서 상기 질화막(210)을 종래보다 얇게 형성하여도 보론(B)이온의 반도체 기판으로의 침투를 효과적으로 방지할 수 있다. 이와 같이, 멀티층 구조의 질화막(210)을 형성한 후에는, 질화막(210) 위에 BPSG 산화막(220)을 통상의 방법을 사용하여 형성한다.
도 3은 본 발명에 따른 방법에 의해 형성된 금속전절연막 라이너를 갖는 반도체소자의 보론침투현상 억제효과를 설명하기 위하여 나타내 보인 도면이다.
도 3을 참조하면, 금속전절연(PMD)막 라이너로서 질화막(210)이 멀티층 구조로 형성됨에 따라 불안정한 상태의 계면이 다수 존재하게 되고, 이 상태에서 후속의 열처리 등에 의해 상부의 BPSG 산화막(220) 내의 보론(B)이온(222)들은 반도체기판으로 침투되고자 한다. 이때 질화막(210)의 계면은 반도체기판으로 침투하고자 하는 보론(B)이온(222)들을 트랩하여 불안정한 상태에서 안정된 상태로 전이되고자 하며, 이에 따라 반도체기판으로 침투하고자 하는 보론(B)이온(222)들은 질화막(210)의 계면에 트랩되어 반도체기판으로의 침투현상이 억제된다.
지금까지 설명한 바와 같이, 본 발명에 따른 금속전절연막 라이너를 갖는 반도체소자의 제조방법에 따르면, 금속전절연막 라이너가 복수개의 계면을 갖는 멀티층 구조를 갖도록 형성되므로, 상부의 BPSG 산화막 내의 보론(B)이 불안정한 상태의 계면으로 트랩되어 반도체기판으로의 보론침투현상이 효율적으로 억제되며, 그 결과 소자의 신뢰성을 향상시킬 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (4)

  1. 트랜지스터가 형성되어 있는 반도체기판 전면에 금속전절연막 라이너를 복수개의 계면이 존재하는 멀티층 구조로 형성하는 단계 및
    상기 금속전절연막 라이너 위에 BPSG 산화막을 형성하는 단계,
    상기 멀티층 구조의 금속전절연막 라이너를 형성하는 단계는, 상기 금속전절연막 라이너를 단위 두께로 증착하는 공정을 복수회 반복하여 수행하는 반도체소자의 제조방법.
  2. 제1항에서,
    상기 금속전절연막 라이너는 질화막으로 형성하는 반도체소자의 제조방법.
  3. 삭제
  4. 제1항에서,
    상기 반도체기판에 형성된 트랜지스터는 n채널형 모스트랜지스터 및 p채널형 모스트랜지스터가 집적되는 상보형 모스트랜지스터를 포함하는 반도체소자의 제조방법.
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