KR100727255B1 - 반도체 소자 및 이의 제조 방법 - Google Patents
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Abstract
게이트 저항을 효과적으로 감소시킬 수 있는 반도체 소자 및 이의 제조 방법을 제공한다. 본 발명의 실시예에 따른 반도체 소자는 반도체 기판의 소자 영역에 제공되는 게이트 산화막 및 게이트, 상기 게이트의 측벽에 제공되는 스페이서, 상기 게이트 산화막 하부의 반도체 기판에 제공되는 불순물 영역 및 상기 게이트와 불순물 영역의 표면에 각각 제공되는 샐리사이드막을 포함하며, 상기 게이트에는 상기 샐리사이드막 외에 적어도 한층 이상의 추가 샐리사이드막이 구비된다. 상기 추가 샐리사이드막은 하부 게이트막과 상부 게이트막 사이 또는 게이트막와 게이트 산화막 사이에 배치될 수 있다.
반도체, 실리사이드, 샐리사이드, 게이트 저항, 누설 전류,
Description
도 1 내지 도 3은 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 개략적으로 나타내는 공정 단면도이다.
도 4 내지 도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 개략적으로 나타내는 공정 단면도이다.
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 게이트 저항을 효과적으로 감소시킬 수 있는 반도체 소자 및 이의 제조 방법에 관한 것이다.
일반적으로 반도체 소자는 LOCOS(local oxidation of silicon) 또는 STI(swallow trench isolation) 소자 분리 방법에 의해 분리된 소자 영역에 소스/드레인 및 게이트를 구비하는 트랜지스터를 구비하며, 또한, 트랜지스터 구동 회로의 콘택(contact) 접촉 저항을 낮추기 위하여 샐리사이드(salicide: self aligned silicide)를 구비한다.
이하, 종래 기술에 따른 반도체 소자에 대해 간략하게 설명하면 다음과 같다.
반도체 기판의 소자 영역에는 게이트 산화막과 게이트가 형성되어 있으며, 게이트의 측벽에는 절연막으로 이루어진 스페이서가 형성되어 있다.
또한, 게이트 산화막 하부의 반도체 기판에는 반도체 기판과 반대 도전형의 불순물이 저농도로 매입된 LDD(lightly doped drain)가 형성되어 있으며, LDD에 접하는 반도체 기판의 접합 영역에는 LDD와 동일 도전형의 불순물이 고농도로 매입된 소스/드레인이 형성되어 있다.
또한, 게이트 폴리 및 소스/드레인의 표면에는 접촉 저항을 낮추기 위한 샐리사이드막이 형성되어 있다.
그리고, 상기한 구성의 반도체 소자는 다음의 제조 방법에 따라 제조된다.
먼저, 반도체 기판의 소자 영역에 소스/드레인, 게이트를 포함하는 트랜지스터를 형성하고, 반도체 기판 위의 금속 불순물, 유기 오염물, 자연 산화막과 같은 다양한 대상물을 제거하기 위하여 세정 공정을 실시한다.
이어서, 스퍼터 시스템 내의 스퍼터 챔버에서 샐리사이드 형성을 위한 코발트 또는 티타늄 등의 금속을 반도체 기판 전면에 스퍼터링하여 금속막을 형성하고, 반도체 기판을 빠른 열처리(RTP: Rapid Thermal Process) 장비 또는 전기로에 장입하여 1차 어닐링을 실시한 후, 실리콘과 반응하지 않은 금속막을 제거하고, 반도체 기판을 2차 어닐링함으로써 낮은 저항의 샐리사이드막을 형성한다.
여기에서, 금속막을 형성한 후에는 1차 어닐링 과정에서 금속막 표면의 질화 또는 오염을 막기 위한 보호막을 더욱 형성할 수도 있다.
그런데, 상기한 구성의 종래 기술에 의하면, 게이트와 소스/드레인의 샐리사이드막을 동시에 형성하고 있다.
따라서, 게이트 저항을 감소시키기 위해 샐리사이드막의 두께를 증가시키면 소스/드레인의 샐리사이드막 두께도 증가하게 되고, 이로 인해 소자 구동시 전기장(electric field)이 증가되어 누설 전류가 발생되므로, 종래에는 게이트 저항을 효과적으로 감소시키지 못하고 있는 실정이다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 그 목적은 게이트 저항이 효과적으로 감소된 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기한 반도체 소자를 제조하는 방법을 제공하는 것이다.
상기와 같은 목적을 달성하기 위하여 본 발명은 게이트가 적어도 한층 이상의 추가 샐리사이드막을 구비하도록 구성한 반도체 소자를 제공한다.
상기한 추가 샐리사이드막은 하부 게이트와 상부 게이트 사이, 게이트와 샐리사이드막 사이 또는 게이트와 반도체 기판 사이에 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 1 내지 도 3은 본 발명의 제1 실시예에 따른 반도체 소자 제조 방법을 개략적으로 도시한 공정 단면도이다.
먼저 도 3을 참조로 하여 본 실시예에 따른 반도체 소자에 대해 설명하면, 반도체 기판(10)의 소자 영역에는 게이트 산화막(20)과 게이트(30)가 형성되어 있고, 게이트 산화막(20) 및 게이트(30)의 측벽에는 절연막으로 이루어진 스페이서(40)가 형성되어 있다.
여기에서, 상기 게이트 산화막(20)은 HFO2, HFAlO, HFSiO 또는 HFON 중에서 선택한 어느 하나로 이루어질 수 있고, 스페이서(40)는 질화막, 산화막, 또는 질화막과 산화막의 복합막 중 어느 하나로 이루어질 수 있다.
그리고, 게이트 산화막(20) 하부의 반도체 기판(10)에는 반도체 기판(10)과 반대 도전형의 불순물이 고농도로 매입된 불순물 영역(50), 예컨대 소스/드레인이 형성되어 있고, 게이트(30)와 불순물 영역(50)의 표면에는 저항 감소를 위한 샐리사이드막(60)이 형성되어 있다.
도시하지는 않았지만, 상기한 구성의 반도체 기판(10) 상부에는 콘택홀이 형성된 절연막이 형성되고, 절연막의 콘택홀 내부에는 콘택이 형성되며, 절연막의 상부에는 콘택을 통해 상기 게이트(30)와 불순물 영역(50)에 접속되는 금속 배선층이 형성된다.
이러한 구성의 반도체 소자에 있어서, 본 실시예에 따른 반도체 소자는 게이트(30)가 하부 게이트막(32)과 추가 샐리사이드막(34) 및 상부 게이트막(36)으로 이루어진다.
여기에서, 상기 샐리사이드막(60) 및 추가 샐리사이드막(34)은 Ti 계열, Co 계열, W 계열 또는 Ni 계열 중에서 선택된 어느 한 도전 물질로 구성할 수 있다.
예를 들면, 상기 추가 샐리사이드막(34)은 Co/Ti를 증착하여 형성할 수 있고, 샐리사이드막(60)은 Co/Ti/TiN을 증착하여 형성할 수 있다.
이러한 구성의 게이트에 의하면, 상기 게이트(30)가 추가 샐리사이드막(34)을 포함하고 있으므로, 샐리사이드막(60)의 두께를 증가시키는 경우에 누설 전류가 발생하는 문제점을 제거하면서도 게이트 저항을 감소시킬 수 있게 된다.
이하, 상기한 구성의 반도체 소자 제조 방법을 설명한다.
먼저, 반도체 기판(10)의 상부에 게이트 산화막(20)과, 하부 게이트막(32)과 제1 금속막(34a) 및 상부 게이트막(36)을 포함하는 게이트(30)를 형성한다.
이때, 상기 게이트 산화막(20)은 HFO2, HFAlO, HFSiO 또는 HFON 중에서 선택한 어느 한 물질을 증착한 후 패터닝하여 형성할 수 있다.
그리고, 상기 게이트(30)는 게이트 폴리와, Ti 계열, Co 계열, W 계열 또는 Ni 계열 중에서 선택된 적어도 어느 한 도전 물질(Co/Ti 등)과, 게이트 폴리를 순차 적층한 후 패터닝하여 형성할 수 있다.
그리고, 상기 게이트 산화막(20) 및 게이트(30)를 형성하기 위한 패터닝 공정은 한 개의 감광 마스크를 이용한 건식 식각 공정으로 이루어질 수 있다.
이후, 게이트(30)의 측벽에 스페이서(40)를 형성하고, 게이트(30) 및 스페이서(40)를 마스크로 하여 반도체 기판에 불순물을 고농도로 주입함으로써 불순물 영역(50), 예컨대 소스/드레인을 형성한다.
여기에서, 상기 스페이서(40)는 질화막, 산화막 또는 질화막과 산화막의 복합막 중에서 선택한 어느 하나를 이용하여 형성할 수 있다.
그리고, 상기 스페이서(40)를 형성하기 이전에 상기 게이트(30)를 마스크로 하여 반도체 기판(10)에 불순물을 저농도로 주입함으로써 LDD(Lightly Doped Drain)을 형성하는 것도 가능하다.
계속하여, 게이트(30) 및 스페이서(40)를 포함하는 반도체 기판(10)의 전면에 Ti 계열, Co 계열, W 계열 또는 Ni 계열 중에서 선택된 적어도 어느 한 도전 물질, 예컨대 Co/Ti/TiN을 증착하여 제2 금속막(60a)을 형성하고, RTP(Rapid Thermal Process) 장비 또는 전기로(furnace)를 이용하여 1차 어닐링을 실시한다.
이후, 실리콘과 반응하지 않은 제2 금속막(60a)을 제거하고, 반도체 기판을 2차 어닐링한다.
이러한 소자 제조 방법에 의하면, 불순물 영역(50)과 상부 게이트막(36)의 표면에 샐리사이드막(60)이 형성됨과 동시에, 상부 게이트막(36)과 하부 게이트막(32)의 사이에 추가 샐리사이드막(34)이 형성된다.
도 4 내지 도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 개략적으로 도시한 공정 단면도로서, 본 실시예의 도면에 있어서 전술한 실시예와 동일한 구성요소에 대해서는 동일한 도면번호를 부여한다.
본 실시예는 게이트(30')가 게이트 산화막(20) 위에 형성되는 추가 샐리사이드막(34')과, 추가 샐리사이드막(34') 위에 형성되는 게이트막(36')으로 이루어지는 것을 제외하고는 전술한 실시예와 동일한 소자 구성으로 이루어진다.
도 4 및 도 5에서, 미설명 도면부호 34'a는 추가 샐리사이드막(34')을 형성하는 제1 금속막을 나타낸다.
따라서, 도 1 내지 도 3의 실시예에서 설명한 소자 제조 방법을 이용하여 본 실시예를 용이하게 실시할 수 있으므로, 이에 대한 상세한 설명은 생략한다.
상기에서는 추가 샐리사이드막이 상부 게이트막과 하부 게이트막 사이 또는 게이트막과 게이트 산화막 사이에 형성되는 것을 예로 들어 설명하였지만, 상기 추가 샐리사이드막은 게이트막과 샐리사이드막 사이에 형성될 수도 있다.
이와 같이, 상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
이상에서 설명한 바와 같이 본 발명은 불순물 영역, 예컨대 소스/드레인의 샐리사이드 특성을 유지하면서 게이트의 샐리사이드 두께를 증가시킬 수 있다.
따라서, 누설 전류가 발생하는 문제점을 제거하면서도 게이트 저항을 감소시킬 수 있게 된다.
또한, 상기한 추가 샐리사이드막의 사용으로 인해 게이트막의 두께가 축소되므로, 게이트 디플리션(depletion)을 줄일 수 있으며, 이로 인해 소자 성능을 향상시킬 수 있는 효과가 있다.
Claims (8)
- 반도체 기판;상기 반도체 기판의 소자 영역에 제공되는 게이트 산화막 및 게이트;상기 게이트의 측벽에 제공되는 스페이서;상기 게이트 산화막 하부의 반도체 기판에 제공되는 불순물 영역; 및상기 게이트와 불순물 영역의 표면에 각각 제공되는 샐리사이드막;을 포함하며, 상기 게이트에는 상기 샐리사이드막 외에 적어도 한층 이상의 추가 샐리사이드막이 구비되며,상기 추가 샐리사이드막이 게이트막와 게이트 산화막 사이에 배치되는 것을 특징으로 하는 반도체 소자.
- 삭제
- 삭제
- 제 1항에 있어서,상기 샐리사이드막 및 추가 샐리사이드막이 Ti 계열, Co 계열, W 계열 또는 Ni 계열 중에서 선택된 어느 한 도전 물질로 이루어지는 반도체 소자.
- 적어도 한층 이상의 제1 금속막을 구비하는 게이트를 반도체 기판의 상부에 형성하는 단계;상기 게이트의 측벽에 스페이서를 형성하는 단계;상기 게이트 및 스페이서를 마스크로 하여 상기 반도체 기판에 불순물 영역을 형성하는 단계;상기 구조물의 전면에 제2 금속막을 형성하는 단계;1차 어닐링을 실시하는 단계;상기 게이트 및 불순물 영역의 표면에만 상기 제2 금속막을 잔류시키는 단계;2차 어닐링을 실시하여 상기 제1 금속막으로 추가 샐리사이드막을 형성함과 동시에 상기 제2 금속막으로 샐리사이드막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 게이트를 형성하는 단계에서는 하부 게이트막, 제1 금속막 및 상부 게이트막을 순차적으로 적층한 후, 이 막들을 패터닝하여 게이트를 형성하는 반도체 소자의 제조 방법.
- 제 5항에 있어서,상기 게이트를 형성하는 단계에서는 제1 금속막 및 게이트막을 순차적으로 적층한 후, 이 막들을 패터닝하여 게이트를 형성하는 반도체 소자의 제조 방법.
- 제 5항 내지 제 7항중 어느 한 항에 있어서,상기 제1 금속막 및 제2 금속막을 Ti 계열, Co 계열, W 계열 또는 Ni 계열 중에서 선택된 어느 한 물질로 형성하는 반도체 소자의 제조 방법.
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