JP2001176866A - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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Abstract
(57)【要約】
【課題】 空隙、継目、またはディボットを形成するこ
となく、化学的機械的研摩と両立しうる誘電体スタック
を形成する方法を提供する。 【解決手段】 この方法は、高密度プラズマ（ＨＤＰ）
キャップ層２０８、３０８を用い、レベル間誘電体（Ｉ
ＬＤ）２１２、３１２を形成する。ライナ層１０４およ
びＨＳＱ層１０６が、半導体ボデー１００上の金属線１
０２の上に堆積される。ＰＥＴＥＯＳ層２１０、３１０
が、ＨＳＱ層１０６上に堆積される。ＰＥＴＥＯＳ層２
１０、３１０内には、空隙、継目、またはディボット２
０を生じうる。次に、高いエッチング対堆積比を有する
ＨＤＰ工程を用いて、ＨＤＰキャップ層２０８、３０８
が堆積される。このＨＤＰ工程は、いかなる空隙、継
目、またはディボット２０をも開き、それらをＨＤＰ材
料２０８、３０８により充填する。この構造は、前記Ｈ
ＤＰ工程の前または後に化学的機械的研摩を受ける。
となく、化学的機械的研摩と両立しうる誘電体スタック
を形成する方法を提供する。 【解決手段】 この方法は、高密度プラズマ（ＨＤＰ）
キャップ層２０８、３０８を用い、レベル間誘電体（Ｉ
ＬＤ）２１２、３１２を形成する。ライナ層１０４およ
びＨＳＱ層１０６が、半導体ボデー１００上の金属線１
０２の上に堆積される。ＰＥＴＥＯＳ層２１０、３１０
が、ＨＳＱ層１０６上に堆積される。ＰＥＴＥＯＳ層２
１０、３１０内には、空隙、継目、またはディボット２
０を生じうる。次に、高いエッチング対堆積比を有する
ＨＤＰ工程を用いて、ＨＤＰキャップ層２０８、３０８
が堆積される。このＨＤＰ工程は、いかなる空隙、継
目、またはディボット２０をも開き、それらをＨＤＰ材
料２０８、３０８により充填する。この構造は、前記Ｈ
ＤＰ工程の前または後に化学的機械的研摩を受ける。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的には半導体
デバイスにおけるレベル間誘電体層の分野に関し、特に
ＨＤＰ（高密度プラズマ）キャップ層を含むレベル間誘
電体層の形成に関する。
デバイスにおけるレベル間誘電体層の分野に関し、特に
ＨＤＰ（高密度プラズマ）キャップ層を含むレベル間誘
電体層の形成に関する。
【０００２】
【従来の技術】現在の集積回路（ＩＣ）技術において
は、速度の制限要因は、もはやトランジスタのゲート遅
延ではなく、相互接続に関連するＲＣ遅延である。この
理由により、相互接続キャパシタンスを減少させるため
に、新しい低誘電率材料の開発に多くの努力がなされて
きた。これらの誘電体のあるものは、水素シルセスキオ
クサン（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａ
ｎｅ）（ＨＳＱ）、フッ素化二酸化シリコン（ｆｌｕｏ
ｒｉｎａｔｅｄ ｓｉｌｉｃｏｎ ｄｉｏｘｉｄｅ）
（ＦＳＧ）、ポリマ、およびキセロゲル（ｘｅｒｏｇｅ
ｌｓ）を含む。新しい低誘電率材料の開発はまた、これ
らの材料を半導体製造工程の流れの中に統合するため
の、かなりの努力を必要としてきた。
は、速度の制限要因は、もはやトランジスタのゲート遅
延ではなく、相互接続に関連するＲＣ遅延である。この
理由により、相互接続キャパシタンスを減少させるため
に、新しい低誘電率材料の開発に多くの努力がなされて
きた。これらの誘電体のあるものは、水素シルセスキオ
クサン（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａ
ｎｅ）（ＨＳＱ）、フッ素化二酸化シリコン（ｆｌｕｏ
ｒｉｎａｔｅｄ ｓｉｌｉｃｏｎ ｄｉｏｘｉｄｅ）
（ＦＳＧ）、ポリマ、およびキセロゲル（ｘｅｒｏｇｅ
ｌｓ）を含む。新しい低誘電率材料の開発はまた、これ
らの材料を半導体製造工程の流れの中に統合するため
の、かなりの努力を必要としてきた。
【０００３】図１Ａないし図１Ｃには、ＨＳＱをレベル
間誘電体（ＩＬＤ）内へ統合する従来技術の方法が示さ
れている。図１Ａに示されているように、金属相互接続
線１２が半導体ボデー１０上に形成された後、ＰＥＴＥ
ＯＳ（プラズマエンハンスト・テトラエチオキシシラン
（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａｅｔｈ
ｙｏｘｙｓｉｌａｎｅ））ライナ１４が、金属相互接続
線１２上に堆積される。ＨＳＱの被覆層１６が、次にＰ
ＥＴＥＯＳライナ１４上に堆積される。最後に、ＰＥＴ
ＥＯＳ研摩層１８が、ＨＳＱ被覆層１６上に堆積され
る。図１Ｂに示されているように、このスタックは、次
に化学的機械的研摩（ＣＭＰ）を受ける。一般に、ＨＳ
Ｑは、被覆ステップの後か、ＰＥＴＥＯＳ研摩層堆積の
後か、またはバイアエッチング（ｖｉａ ｅｔｃｈ）の
後に、硬化される。
間誘電体（ＩＬＤ）内へ統合する従来技術の方法が示さ
れている。図１Ａに示されているように、金属相互接続
線１２が半導体ボデー１０上に形成された後、ＰＥＴＥ
ＯＳ（プラズマエンハンスト・テトラエチオキシシラン
（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｔｅｔｒａｅｔｈ
ｙｏｘｙｓｉｌａｎｅ））ライナ１４が、金属相互接続
線１２上に堆積される。ＨＳＱの被覆層１６が、次にＰ
ＥＴＥＯＳライナ１４上に堆積される。最後に、ＰＥＴ
ＥＯＳ研摩層１８が、ＨＳＱ被覆層１６上に堆積され
る。図１Ｂに示されているように、このスタックは、次
に化学的機械的研摩（ＣＭＰ）を受ける。一般に、ＨＳ
Ｑは、被覆ステップの後か、ＰＥＴＥＯＳ研摩層堆積の
後か、またはバイアエッチング（ｖｉａ ｅｔｃｈ）の
後に、硬化される。
【０００４】一般に、ＨＳＱは、ギャップ充填および局
所的平面化能力（例えば、０．２１μｍの幅の金属線の
間の０．２１μｍのスペースの完全な充填）に優れてい
る。しかし、ＨＳＱによるギャップ充填および局所的平
面化は、金属の幾何学的形態に敏感に影響される。幾何
学的敏感性問題の１つは、「ウィッキング（ｗｉｃｋｉ
ｎｇ）」として公知である。ＨＳＱがディボット（ｄｉ
ｖｏｔ）２０を残した場所には、ある特異な幾何学的形
態を有する金属構造が存在する。ＰＥＴＥＯＳ研摩層１
８がＨＳＱ１６上に堆積された時は、空隙、継目、また
は大きいディボット２０が、ＰＥＴＥＯＳ内に発生す
る。この空隙／継目／ディボット２０は、図１Ｂに示さ
れているように、酸化物またはタングステンプラグのＣ
ＭＰ中に大きくなるか、または広がりうる。大きくなっ
た、または広がった空隙／継目／ディボットは、スラリ
または研摩残留物を捕獲し、または、導電性材料により
部分的に、または完全に充填されうる。この導電性材料
は、バイアライナ／バリヤまたは充填物（例えば、Ｔ
ｉ、ＴｉＮ、Ｗ、またはＡｌ）からのものでありうる。
従って、開いた空隙／継目／ディボット２０は、短絡ま
たは漏洩を起こす欠陥を発生しうる。図１Ｃは、２つの
金属線２２および２４の間の短絡を起こす導電性材料に
より充填されたディボット２０を示す。
所的平面化能力（例えば、０．２１μｍの幅の金属線の
間の０．２１μｍのスペースの完全な充填）に優れてい
る。しかし、ＨＳＱによるギャップ充填および局所的平
面化は、金属の幾何学的形態に敏感に影響される。幾何
学的敏感性問題の１つは、「ウィッキング（ｗｉｃｋｉ
ｎｇ）」として公知である。ＨＳＱがディボット（ｄｉ
ｖｏｔ）２０を残した場所には、ある特異な幾何学的形
態を有する金属構造が存在する。ＰＥＴＥＯＳ研摩層１
８がＨＳＱ１６上に堆積された時は、空隙、継目、また
は大きいディボット２０が、ＰＥＴＥＯＳ内に発生す
る。この空隙／継目／ディボット２０は、図１Ｂに示さ
れているように、酸化物またはタングステンプラグのＣ
ＭＰ中に大きくなるか、または広がりうる。大きくなっ
た、または広がった空隙／継目／ディボットは、スラリ
または研摩残留物を捕獲し、または、導電性材料により
部分的に、または完全に充填されうる。この導電性材料
は、バイアライナ／バリヤまたは充填物（例えば、Ｔ
ｉ、ＴｉＮ、Ｗ、またはＡｌ）からのものでありうる。
従って、開いた空隙／継目／ディボット２０は、短絡ま
たは漏洩を起こす欠陥を発生しうる。図１Ｃは、２つの
金属線２２および２４の間の短絡を起こす導電性材料に
より充填されたディボット２０を示す。
【０００５】
【発明が解決しようとする課題】本発明は、少なくとも
１つの他の誘電体層の上にＨＤＰキャップ層または研摩
層を有する誘電体層を目的とする。前記他の誘電体層
は、例えば、レベル間誘電体（ｉｎｔｅｒｌｅｖｅｌ
ｄｉｅｌｅｃｔｒｉｃ）のためのＨＳＱ層、または、Ｐ
ＭＤ（ポリメタル誘電体）のためのドーピングされたケ
イ酸塩ガラス層、の上にあるＰＥＴＥＯＳ研摩層を含み
うる。
１つの他の誘電体層の上にＨＤＰキャップ層または研摩
層を有する誘電体層を目的とする。前記他の誘電体層
は、例えば、レベル間誘電体（ｉｎｔｅｒｌｅｖｅｌ
ｄｉｅｌｅｃｔｒｉｃ）のためのＨＳＱ層、または、Ｐ
ＭＤ（ポリメタル誘電体）のためのドーピングされたケ
イ酸塩ガラス層、の上にあるＰＥＴＥＯＳ研摩層を含み
うる。
【０００６】
【課題を解決するための手段】本発明は、空隙、継目、
またはディボットを形成することなく、ＣＭＰと両立し
うる誘電体スタックを形成するための方法を提供する。
本発明のこの利点および他の利点は、当業者にとって
は、添付図面と共に以下の明細書を参照することにより
明らかとなろう。
またはディボットを形成することなく、ＣＭＰと両立し
うる誘電体スタックを形成するための方法を提供する。
本発明のこの利点および他の利点は、当業者にとって
は、添付図面と共に以下の明細書を参照することにより
明らかとなろう。
【０００７】
【発明の実施の形態】ここで、本発明を、ＨＳＱを用い
るレベル間誘電体層の形成に関連して説明する。当業者
にとっては、本発明のＨＤＰキャップ層が、ＰＭＤ（ポ
リメタル誘電体）層のような、ＣＭＰを受けるべき他の
誘電体スタック層、または厚い誘電体層を形成するため
に応用されうることは明らかである。
るレベル間誘電体層の形成に関連して説明する。当業者
にとっては、本発明のＨＤＰキャップ層が、ＰＭＤ（ポ
リメタル誘電体）層のような、ＣＭＰを受けるべき他の
誘電体スタック層、または厚い誘電体層を形成するため
に応用されうることは明らかである。
【０００８】図２Ａないし図２Ｃを参照しつつ、ＨＳＱ
層上のＨＤＰ（高密度プラズマ）層を用いるレベル間誘
電体を形成する１つの方法を説明する。ＨＤＰ工程は、
二酸化シリコンのような材料の同時的堆積およびスパッ
タリングを含む。ＨＤＰ酸化物の堆積は、シリコン含有
ガス（例えば、ＳｉＨ4）と、酸素含有ガス（例えば、
Ｏ2）と、非反応性ガス（例えば、Ａｒのような希ガ
ス）と、の混合物を用いる直流バイアススパッタリング
が同時に行われる化学蒸着として定義される。この方法
は、一般に、良好な熱的安定性と、低い湿気取込み性
と、優れた機械的性質と、を有する高品質酸化物を形成
する。ガス流量、ウエハ温度、電源のＲＦ電力、および
バイアスのＲＦ電力のような工程変数は、ＳｉＨ4とＯ2
との間の反応により、ＳｉＯ2膜の堆積が行われるよう
に最適化される。バイアスのＲＦ電力は、スパッタリン
グの度合を制御するための電源ＲＦ電力の選択された値
に対して調整される。一般に、バイアスＲＦ電力が高く
なると、堆積膜のスパッタリングが多くなる。同時に行
われる堆積と直流バイアススパッタリングとは、ギャッ
プ充填能力を向上させる。一般に、エッチング対堆積比
（Ｅ／Ｄ比）を高くすると、より良いギャップ充填が得
られる。例をあげると、Ｅ／Ｄ比は、０．２５ないし
０．３５の範囲内にあればよい。好ましくは、Ｅ／Ｄ比
は、チャック寿命に依存して、０．２８ないし０．３２
の範囲内にあるようにする。ＨＤＰは、良好なギャップ
充填能力を有するので、ＨＳＱ内の空隙／継目／ディボ
ットを充填することが期待される。ＨＤＰ酸化物の堆積
は、１９９６年２月２７日公告の米国特許第５，４９
４，８５４号にさらに説明されており、その内容は、こ
こで参照することにより本願に取り込むこととする。
層上のＨＤＰ（高密度プラズマ）層を用いるレベル間誘
電体を形成する１つの方法を説明する。ＨＤＰ工程は、
二酸化シリコンのような材料の同時的堆積およびスパッ
タリングを含む。ＨＤＰ酸化物の堆積は、シリコン含有
ガス（例えば、ＳｉＨ4）と、酸素含有ガス（例えば、
Ｏ2）と、非反応性ガス（例えば、Ａｒのような希ガ
ス）と、の混合物を用いる直流バイアススパッタリング
が同時に行われる化学蒸着として定義される。この方法
は、一般に、良好な熱的安定性と、低い湿気取込み性
と、優れた機械的性質と、を有する高品質酸化物を形成
する。ガス流量、ウエハ温度、電源のＲＦ電力、および
バイアスのＲＦ電力のような工程変数は、ＳｉＨ4とＯ2
との間の反応により、ＳｉＯ2膜の堆積が行われるよう
に最適化される。バイアスのＲＦ電力は、スパッタリン
グの度合を制御するための電源ＲＦ電力の選択された値
に対して調整される。一般に、バイアスＲＦ電力が高く
なると、堆積膜のスパッタリングが多くなる。同時に行
われる堆積と直流バイアススパッタリングとは、ギャッ
プ充填能力を向上させる。一般に、エッチング対堆積比
（Ｅ／Ｄ比）を高くすると、より良いギャップ充填が得
られる。例をあげると、Ｅ／Ｄ比は、０．２５ないし
０．３５の範囲内にあればよい。好ましくは、Ｅ／Ｄ比
は、チャック寿命に依存して、０．２８ないし０．３２
の範囲内にあるようにする。ＨＤＰは、良好なギャップ
充填能力を有するので、ＨＳＱ内の空隙／継目／ディボ
ットを充填することが期待される。ＨＤＰ酸化物の堆積
は、１９９６年２月２７日公告の米国特許第５，４９
４，８５４号にさらに説明されており、その内容は、こ
こで参照することにより本願に取り込むこととする。
【０００９】図２Ａを参照すると、ライナ層１０４は、
金属線１０２および半導体ボデー１００の上に堆積され
る。例えば、半導体ボデー１００は、シリコン基板内に
形成されたトランジスタと、これらのトランジスタを、
接点が形成される場所を除き、第１金属相互接続層から
分離するＰＭＤ層と、を含む。金属線１０２は、第１金
属相互接続層、または、最上部の相互接続層を除く、い
ずれかその後の金属相互接続層の部分でありうる。半導
体ボデー１００および金属線１０２の形成方法は、本技
術分野において公知である。
金属線１０２および半導体ボデー１００の上に堆積され
る。例えば、半導体ボデー１００は、シリコン基板内に
形成されたトランジスタと、これらのトランジスタを、
接点が形成される場所を除き、第１金属相互接続層から
分離するＰＭＤ層と、を含む。金属線１０２は、第１金
属相互接続層、または、最上部の相互接続層を除く、い
ずれかその後の金属相互接続層の部分でありうる。半導
体ボデー１００および金属線１０２の形成方法は、本技
術分野において公知である。
【００１０】ライナ層１０４は、薄い共形（ｃｏｎｆｏ
ｒｍａｌ）の誘電体層である。ライナ層１０４の厚さ
は、２００Åないし１０００Åの範囲内にあればよい。
ライナ層１０４は、例えば、ＰＥＴＥＯＳ材料を含みう
る。ＨＳＱ被覆層１０６が、次に堆積される。ＨＳＱ被
覆層１０６は、狭い金属線の間のスペースが充填される
ような厚さまで堆積される。
ｒｍａｌ）の誘電体層である。ライナ層１０４の厚さ
は、２００Åないし１０００Åの範囲内にあればよい。
ライナ層１０４は、例えば、ＰＥＴＥＯＳ材料を含みう
る。ＨＳＱ被覆層１０６が、次に堆積される。ＨＳＱ被
覆層１０６は、狭い金属線の間のスペースが充填される
ような厚さまで堆積される。
【００１１】図２Ｂを参照すると、ＨＤＰ層１０８が次
に形成される。このＨＤＰ工程は、堆積とエッチングの
両面を有するので、ＨＳＱ被覆層１０６のいくらかは除
去される。ＨＤＰ層１０８は、例えば、（ドーピングさ
れない）二酸化シリコン、フッ化ＨＤＰ酸化物（ＨＤＰ
ｏｘｉｄｅ）（ＨＤＰ−ＦＳＧ）、または燐でドーピ
ングされたＨＤＰ酸化物（ＨＤＰ−ＰＳＧ）を含みう
る。ＨＤＰ−ＰＳＧは、ＰＭＤへの応用において殊に有
用である。
に形成される。このＨＤＰ工程は、堆積とエッチングの
両面を有するので、ＨＳＱ被覆層１０６のいくらかは除
去される。ＨＤＰ層１０８は、例えば、（ドーピングさ
れない）二酸化シリコン、フッ化ＨＤＰ酸化物（ＨＤＰ
ｏｘｉｄｅ）（ＨＤＰ−ＦＳＧ）、または燐でドーピ
ングされたＨＤＰ酸化物（ＨＤＰ−ＰＳＧ）を含みう
る。ＨＤＰ−ＰＳＧは、ＰＭＤへの応用において殊に有
用である。
【００１２】次に、研摩層１１０が堆積される。例え
ば、ＰＥＴＥＯＳが用いられうる。この構造は、図２Ｃ
に示されているようにＣＭＰを受ける。従来技術の空隙
／継目／ディボットは、回避されうる。
ば、ＰＥＴＥＯＳが用いられうる。この構造は、図２Ｃ
に示されているようにＣＭＰを受ける。従来技術の空隙
／継目／ディボットは、回避されうる。
【００１３】いくらかのＨＳＱ材料は、ＨＤＰ層１０８
の堆積中に除去されるので、ＨＤＰ層１０８の一部は金
属線の間に堆積される。ＨＤＰ二酸化シリコンは、ＨＳ
Ｑの誘電率（約２．７ないし３．０）よりもかなり高い
誘電率（約４．０ないし４．３）を有する。得られるＩ
ＬＤ１１２のキャパシタンスは、従来技術のアプローチ
のものよりも大きい。また、スパッタリングされるＨＳ
Ｑ材料は、ＨＤＰ堆積チャンバの内側に堆積し、汚染を
生じる可能性がありうる。
の堆積中に除去されるので、ＨＤＰ層１０８の一部は金
属線の間に堆積される。ＨＤＰ二酸化シリコンは、ＨＳ
Ｑの誘電率（約２．７ないし３．０）よりもかなり高い
誘電率（約４．０ないし４．３）を有する。得られるＩ
ＬＤ１１２のキャパシタンスは、従来技術のアプローチ
のものよりも大きい。また、スパッタリングされるＨＳ
Ｑ材料は、ＨＤＰ堆積チャンバの内側に堆積し、汚染を
生じる可能性がありうる。
【００１４】図３Ａないし図３Ｃを参照しつつ、ＨＳＱ
層上に、ＨＤＰ（高密度プラズマ）層を用いるレベル間
誘電体を形成する第２のアプローチを説明する。図３Ａ
を参照すると、ライナ層１０４は、第１のアプローチに
おけると同様に、金属線１０２および半導体ボデー１０
０の上に堆積される。ライナ層１０４は、薄い共形の誘
電体層である。ライナ層１０４の厚さは、２００Åない
し１０００Åの範囲内にあればよい。ライナ層１０４
は、例えば、ＰＥＴＥＯＳ材料を含みうる。ＨＳＱ被覆
層１０６が、次に堆積される。ＨＳＱ被覆層１０６は、
狭い金属線の間のスペースが充填されるような厚さまで
堆積される。
層上に、ＨＤＰ（高密度プラズマ）層を用いるレベル間
誘電体を形成する第２のアプローチを説明する。図３Ａ
を参照すると、ライナ層１０４は、第１のアプローチに
おけると同様に、金属線１０２および半導体ボデー１０
０の上に堆積される。ライナ層１０４は、薄い共形の誘
電体層である。ライナ層１０４の厚さは、２００Åない
し１０００Åの範囲内にあればよい。ライナ層１０４
は、例えば、ＰＥＴＥＯＳ材料を含みうる。ＨＳＱ被覆
層１０６が、次に堆積される。ＨＳＱ被覆層１０６は、
狭い金属線の間のスペースが充填されるような厚さまで
堆積される。
【００１５】図３Ｂを参照すると、ＨＳＱ被覆層１０６
の上に薄い酸化物ライナ１０７が堆積される。ＨＤＰ層
１０８は次に、低いエッチング対堆積（Ｅ／Ｄ）比を用
いて形成されるので、全てのライナ１０７が除去される
ことはない。ＨＤＰ層１０８は、例えば、（ドーピング
されない）二酸化シリコン、ＨＤＰ−ＦＳＧ、またはＨ
ＤＰ−ＰＳＧを含みうる。次に、研摩層１１０が堆積さ
れる。例えば、ＰＥＴＥＯＳが用いられうる。この構造
は、図３Ｃに示されているようにＣＭＰを受ける。従来
技術の空隙／継目／ディボットは、回避される。
の上に薄い酸化物ライナ１０７が堆積される。ＨＤＰ層
１０８は次に、低いエッチング対堆積（Ｅ／Ｄ）比を用
いて形成されるので、全てのライナ１０７が除去される
ことはない。ＨＤＰ層１０８は、例えば、（ドーピング
されない）二酸化シリコン、ＨＤＰ−ＦＳＧ、またはＨ
ＤＰ−ＰＳＧを含みうる。次に、研摩層１１０が堆積さ
れる。例えば、ＰＥＴＥＯＳが用いられうる。この構造
は、図３Ｃに示されているようにＣＭＰを受ける。従来
技術の空隙／継目／ディボットは、回避される。
【００１６】余分の酸化物ライナ１０７は、コストを増
大させる。さらに、低いＥ／Ｄ比はギャップ充填を劣化
させ、実際に空隙／継目／ディボットを発生させる。高
いＥ／Ｄ比はライナを浸食し、いくらかのＨＳＱが、第
１アプローチに関連して上述したように、ＩＬＤ１１２
に対し、より高い総誘電率を与える。
大させる。さらに、低いＥ／Ｄ比はギャップ充填を劣化
させ、実際に空隙／継目／ディボットを発生させる。高
いＥ／Ｄ比はライナを浸食し、いくらかのＨＳＱが、第
１アプローチに関連して上述したように、ＩＬＤ１１２
に対し、より高い総誘電率を与える。
【００１７】ここで図４Ａないし図４Ｃを参照しつつ、
本発明の第１実施例によるＩＬＤ２１２を説明する。図
４Ａを参照すると、ライナ層１０４は、金属線１０２お
よび半導体ボデー１００の上に堆積される。例えば、半
導体ボデー１００は、シリコン基板内に形成されたトラ
ンジスタと、これらのトランジスタを、接点が形成され
る場所を除き、第１金属相互接続層から分離するＰＭＤ
層と、を含む。金属線１０２は、第１金属相互接続層、
または、最上部の相互接続層を除く、いずれかその後の
金属相互接続層の部分でありうる。半導体ボデー１００
および金属線１０２の形成方法は、本技術分野において
公知である。
本発明の第１実施例によるＩＬＤ２１２を説明する。図
４Ａを参照すると、ライナ層１０４は、金属線１０２お
よび半導体ボデー１００の上に堆積される。例えば、半
導体ボデー１００は、シリコン基板内に形成されたトラ
ンジスタと、これらのトランジスタを、接点が形成され
る場所を除き、第１金属相互接続層から分離するＰＭＤ
層と、を含む。金属線１０２は、第１金属相互接続層、
または、最上部の相互接続層を除く、いずれかその後の
金属相互接続層の部分でありうる。半導体ボデー１００
および金属線１０２の形成方法は、本技術分野において
公知である。
【００１８】ライナ層１０４は、薄い共形の誘電体層で
ある。ライナ層１０４の厚さは、２００Åないし１００
０Åの範囲内にあればよい。ライナ層１０４は、例え
ば、ＰＥＴＥＯＳ材料を含みうる。別の材料には、薄い
（約５０Åないし２００Å）窒化シリコン、ＦＳＧライ
ナのような無機低ｋライナ、およびポリマライナのよう
な有機低ｋライナが含まれる。低ｋライナの使用は、キ
ャパシタンスをさらに低める。さらに、ＨＳＱは金属上
に直接堆積されうるので、ライナ層１０４は省略されう
る。ＨＳＱ被覆層１０６が、次に堆積される。ＨＳＱ被
覆層１０６は、狭い金属線の間のスペースが充填される
ような厚さまで堆積される。
ある。ライナ層１０４の厚さは、２００Åないし１００
０Åの範囲内にあればよい。ライナ層１０４は、例え
ば、ＰＥＴＥＯＳ材料を含みうる。別の材料には、薄い
（約５０Åないし２００Å）窒化シリコン、ＦＳＧライ
ナのような無機低ｋライナ、およびポリマライナのよう
な有機低ｋライナが含まれる。低ｋライナの使用は、キ
ャパシタンスをさらに低める。さらに、ＨＳＱは金属上
に直接堆積されうるので、ライナ層１０４は省略されう
る。ＨＳＱ被覆層１０６が、次に堆積される。ＨＳＱ被
覆層１０６は、狭い金属線の間のスペースが充填される
ような厚さまで堆積される。
【００１９】次に、充填剤層２１０が堆積されうる。充
填剤層は、例えば、ＰＥＴＥＯＳを含みうる。それは、
より薄いものでありうることを除き、上述の例における
研摩層１１０と同様のものでありうる。例えば、充填剤
層２１０は、２０００Åないし１００００Åの範
囲内の厚さを有しうる。充填剤層２１０の材料は、ＰＥ
ＴＥＯＳの誘電率に等しいか、またはそれよりも小さい
誘電率（すなわち、＜＝４．２）を有すべきである。さ
らに、充填剤層２１０の堆積は、より共形的であるほど
よい。別の例は、ＦＳＧおよびＰＳＧを含む。
填剤層は、例えば、ＰＥＴＥＯＳを含みうる。それは、
より薄いものでありうることを除き、上述の例における
研摩層１１０と同様のものでありうる。例えば、充填剤
層２１０は、２０００Åないし１００００Åの範
囲内の厚さを有しうる。充填剤層２１０の材料は、ＰＥ
ＴＥＯＳの誘電率に等しいか、またはそれよりも小さい
誘電率（すなわち、＜＝４．２）を有すべきである。さ
らに、充填剤層２１０の堆積は、より共形的であるほど
よい。別の例は、ＦＳＧおよびＰＳＧを含む。
【００２０】充填剤層２１０の堆積の後には、図４Ａに
示されているように、従来技術におけるような空隙／継
目／ディボット２０が現れうる。次に、図４Ｂに示され
ているように、良好なギャップ充填のために十分に高い
Ｅ／Ｄ比を用いて、ＨＤＰキャップ層２０８が堆積され
る。この高いＥ／Ｄ比により、いくらかの充填剤層２１
０は除去される。従って、この工程中に、空隙／継目／
ディボット２０は開かれ、ＨＤＰキャップ層２０８の材
料により再充填される。ＨＤＰキャップ層２０８は、こ
の実施例においては、二酸化シリコンを含む。しかし、
窒化シリコン、オキシ窒化シリコン（ｓｉｌｉｃｏｎ
ｏｘｙｎｉｔｒｉｄｅ）、ＦＳＧ、またはＰＳＧのよう
な、別の材料のＨＤＰ堆積を用いることもできる。ＨＤ
Ｐキャップ層２０８の厚さは、５０００Åないし１５０
００Åの範囲内にある。
示されているように、従来技術におけるような空隙／継
目／ディボット２０が現れうる。次に、図４Ｂに示され
ているように、良好なギャップ充填のために十分に高い
Ｅ／Ｄ比を用いて、ＨＤＰキャップ層２０８が堆積され
る。この高いＥ／Ｄ比により、いくらかの充填剤層２１
０は除去される。従って、この工程中に、空隙／継目／
ディボット２０は開かれ、ＨＤＰキャップ層２０８の材
料により再充填される。ＨＤＰキャップ層２０８は、こ
の実施例においては、二酸化シリコンを含む。しかし、
窒化シリコン、オキシ窒化シリコン（ｓｉｌｉｃｏｎ
ｏｘｙｎｉｔｒｉｄｅ）、ＦＳＧ、またはＰＳＧのよう
な、別の材料のＨＤＰ堆積を用いることもできる。ＨＤ
Ｐキャップ層２０８の厚さは、５０００Åないし１５０
００Åの範囲内にある。
【００２１】ＨＤＰキャップ層２０８の堆積の後、図４
Ｃに示されているように、ＩＬＤ２１２は、平面化のた
めにＣＭＰを受ける。続いて、所望される追加の相互接
続層の形成と、パッケージングと、の処理が行われう
る。追加の相互接続層は、ＩＬＤ２１２のようなＩＬＤ
を含みうる。
Ｃに示されているように、ＩＬＤ２１２は、平面化のた
めにＣＭＰを受ける。続いて、所望される追加の相互接
続層の形成と、パッケージングと、の処理が行われう
る。追加の相互接続層は、ＩＬＤ２１２のようなＩＬＤ
を含みうる。
【００２２】ここで図５Ａないし図５Ｃを参照しつつ、
本発明の第２実施例によるＩＬＤ３１２を説明する。図
５Ａを参照すると、ライナ層１０４は、金属線１０２お
よび半導体ボデー１００の上に堆積される。例えば、半
導体ボデー１００は、シリコン基板内に形成されたトラ
ンジスタと、これらのトランジスタを、接点が形成され
る場所を除き、第１金属相互接続層から分離するＰＭＤ
層と、を含む。金属線１０２は、第１金属相互接続層、
または、最上部の相互接続層を除く、いずれかその後の
金属相互接続層の部分でありうる。半導体ボデー１００
および金属線１０２の形成方法は、本技術分野において
公知である。
本発明の第２実施例によるＩＬＤ３１２を説明する。図
５Ａを参照すると、ライナ層１０４は、金属線１０２お
よび半導体ボデー１００の上に堆積される。例えば、半
導体ボデー１００は、シリコン基板内に形成されたトラ
ンジスタと、これらのトランジスタを、接点が形成され
る場所を除き、第１金属相互接続層から分離するＰＭＤ
層と、を含む。金属線１０２は、第１金属相互接続層、
または、最上部の相互接続層を除く、いずれかその後の
金属相互接続層の部分でありうる。半導体ボデー１００
および金属線１０２の形成方法は、本技術分野において
公知である。
【００２３】ライナ層１０４は、薄い共形の誘電体層で
ある。ライナ層１０４の厚さは、２００Åないし１００
０Åの範囲内にあればよい。ライナ層１０４は、例え
ば、ＰＥＴＥＯＳ材料を含みうる。ＨＳＱ被覆層１０６
が、次に堆積される。ＨＳＱ被覆層１０６は、狭い金属
線の間のスペースが充填されるような厚さまで堆積され
る。
ある。ライナ層１０４の厚さは、２００Åないし１００
０Åの範囲内にあればよい。ライナ層１０４は、例え
ば、ＰＥＴＥＯＳ材料を含みうる。ＨＳＱ被覆層１０６
が、次に堆積される。ＨＳＱ被覆層１０６は、狭い金属
線の間のスペースが充填されるような厚さまで堆積され
る。
【００２４】次に、研摩層３１０が堆積される。研摩層
３１０は、例えば、ＰＥＴＥＯＳを含みうる。研摩層３
１０は、１００００Åないし２００００Åの範囲内の厚
さを有すればよい。研摩層３１０の堆積の後には、図５
Ａに示されているように、従来技術におけるような空隙
／継目／ディボット２０が現れうる。
３１０は、例えば、ＰＥＴＥＯＳを含みうる。研摩層３
１０は、１００００Åないし２００００Åの範囲内の厚
さを有すればよい。研摩層３１０の堆積の後には、図５
Ａに示されているように、従来技術におけるような空隙
／継目／ディボット２０が現れうる。
【００２５】図５Ｂを参照すると、研摩層３１０は次に
平面化のためにＣＭＰを受ける。このＣＭＰ工程は、Ｉ
ＬＤ３１２の最終的な厚さが従来技術におけると同じで
あるように、やや薄い目標値に調整されうる。あるい
は、ＩＬＤ３１２の最終的な厚さは、従来技術における
よりやや大きくてもよい。ＣＭＰ中に空隙／継目／ディ
ボット２０は開かれうる。
平面化のためにＣＭＰを受ける。このＣＭＰ工程は、Ｉ
ＬＤ３１２の最終的な厚さが従来技術におけると同じで
あるように、やや薄い目標値に調整されうる。あるい
は、ＩＬＤ３１２の最終的な厚さは、従来技術における
よりやや大きくてもよい。ＣＭＰ中に空隙／継目／ディ
ボット２０は開かれうる。
【００２６】次に、図５Ｃに示されているように、良好
なギャップ充填のために高いＥ／Ｄ比を用いて、薄いＨ
ＤＰキャップ層３０８が堆積される。この高いＥ／Ｄ比
により、いくらかの研摩層３１０は除去される。従っ
て、開かれた空隙／継目／ディボット２０は、ＨＤＰキ
ャップ層３０８の材料により充填される。ＨＤＰキャッ
プ層３０８は、この実施例においては、二酸化シリコン
を含む。しかし、窒化シリコン、オキシ窒化シリコン、
またはＨＤＰ−ＦＳＧのような、別の材料のＨＤＰ堆積
を用いることもできる。ＨＤＰキャップ層３０８の厚さ
は、１０００Åないし５０００Åの範囲内にある。続い
て、所望される追加の相互接続層の形成と、パッケージ
ングと、の処理が行われうる。追加の相互接続層は、Ｉ
ＬＤ３１２のようなＩＬＤを含みうる。
なギャップ充填のために高いＥ／Ｄ比を用いて、薄いＨ
ＤＰキャップ層３０８が堆積される。この高いＥ／Ｄ比
により、いくらかの研摩層３１０は除去される。従っ
て、開かれた空隙／継目／ディボット２０は、ＨＤＰキ
ャップ層３０８の材料により充填される。ＨＤＰキャッ
プ層３０８は、この実施例においては、二酸化シリコン
を含む。しかし、窒化シリコン、オキシ窒化シリコン、
またはＨＤＰ−ＦＳＧのような、別の材料のＨＤＰ堆積
を用いることもできる。ＨＤＰキャップ層３０８の厚さ
は、１０００Åないし５０００Åの範囲内にある。続い
て、所望される追加の相互接続層の形成と、パッケージ
ングと、の処理が行われうる。追加の相互接続層は、Ｉ
ＬＤ３１２のようなＩＬＤを含みうる。
【００２７】本発明を説明のための実施例に関して説明
してきたが、この説明は、限定的な意味に解釈されるべ
きではない。説明のためのこれらの実施例のさまざまな
改変および組合せ、ならびに本発明の他の実施例は、以
上の説明を参照する時、当業者にとって明らかとなろ
う。例えば、本発明のＨＤＰキャップ層は、ＰＭＤ層に
対しても適用されうる。ＰＭＤの場合は、燐によりドー
ピングされた（ＰＳＧ）、またはホウ素および燐により
ドーピングされた（ＢＰＳＧ）ケイ酸塩ガラスの酸化
物、または、ドーピングされない酸化物、を用いての、
狭いポリシリコンスペースのギャップ充填はやりがいが
ある。図６Ａに示されているような、空隙／継目／ディ
ボット２０は、ＣＭＰの後に、酸化物４１０内に露出さ
れる。ＨＤＰキャップ層２０８または３０８は、ＰＭＤ
に対しても適用されうる。図６Ｂは、本発明の第１実施
例のＰＭＤ層に対する適用を示し、図７は、本発明の第
２実施例のＰＭＤ層に対する適用を示す。従って、添付
の特許請求の範囲は、いかなるそのような改変または実
施例をも包含するように意図されている。
してきたが、この説明は、限定的な意味に解釈されるべ
きではない。説明のためのこれらの実施例のさまざまな
改変および組合せ、ならびに本発明の他の実施例は、以
上の説明を参照する時、当業者にとって明らかとなろ
う。例えば、本発明のＨＤＰキャップ層は、ＰＭＤ層に
対しても適用されうる。ＰＭＤの場合は、燐によりドー
ピングされた（ＰＳＧ）、またはホウ素および燐により
ドーピングされた（ＢＰＳＧ）ケイ酸塩ガラスの酸化
物、または、ドーピングされない酸化物、を用いての、
狭いポリシリコンスペースのギャップ充填はやりがいが
ある。図６Ａに示されているような、空隙／継目／ディ
ボット２０は、ＣＭＰの後に、酸化物４１０内に露出さ
れる。ＨＤＰキャップ層２０８または３０８は、ＰＭＤ
に対しても適用されうる。図６Ｂは、本発明の第１実施
例のＰＭＤ層に対する適用を示し、図７は、本発明の第
２実施例のＰＭＤ層に対する適用を示す。従って、添付
の特許請求の範囲は、いかなるそのような改変または実
施例をも包含するように意図されている。
【００２８】以上の説明に関し更に以下の項を開示す
る。 （１）半導体ボデー上に誘電体層を形成するステップで
あって、前記誘電体層が少なくとも１つのディボットを
含む前記ステップと、前記誘電体層上にＨＤＰ（高密度
プラズマ）工程を用いてキャップ層を形成するステップ
であって、前記ＨＤＰ工程が前記少なくとも１つのディ
ボットを前記キャップ層により充填する前記ステップ
と、を含む、集積回路の製造方法。
る。 （１）半導体ボデー上に誘電体層を形成するステップで
あって、前記誘電体層が少なくとも１つのディボットを
含む前記ステップと、前記誘電体層上にＨＤＰ（高密度
プラズマ）工程を用いてキャップ層を形成するステップ
であって、前記ＨＤＰ工程が前記少なくとも１つのディ
ボットを前記キャップ層により充填する前記ステップ
と、を含む、集積回路の製造方法。
【００２９】（２）前記半導体ボデー上にライナ層を形
成するステップと、前記誘電体層を形成する前記ステッ
プの前に、前記ライナ層上にＨＳＱ（水素シルセスキオ
クサン）層を形成するステップと、をさらに含む、第１
項に記載の方法。
成するステップと、前記誘電体層を形成する前記ステッ
プの前に、前記ライナ層上にＨＳＱ（水素シルセスキオ
クサン）層を形成するステップと、をさらに含む、第１
項に記載の方法。
【００３０】（３）前記ライナ層がＰＥＴＥＯＳ（プラ
ズマエンハンスト・テトラエチオキシシラン）を含む、
第２項に記載の方法。 （４）前記誘電体層がＰＥＴＥＯＳを含む、第１項に記
載の方法。
ズマエンハンスト・テトラエチオキシシラン）を含む、
第２項に記載の方法。 （４）前記誘電体層がＰＥＴＥＯＳを含む、第１項に記
載の方法。
【００３１】（５）前記キャップ層を堆積するステップ
の前に、前記誘電体層を化学的機械的に研摩するステッ
プをさらに含む、第１項に記載の方法。 （６）前記キャップ層を化学的機械的に研摩するステッ
プをさらに含む、第１項に記載の方法。
の前に、前記誘電体層を化学的機械的に研摩するステッ
プをさらに含む、第１項に記載の方法。 （６）前記キャップ層を化学的機械的に研摩するステッ
プをさらに含む、第１項に記載の方法。
【００３２】（７）前記キャップ層がＨＤＰ二酸化シリ
コンを含む、第１項に記載の方法。 （８）前記キャップ層がＨＤＰ窒化シリコンを含む、第
１項に記載の方法。 （９）前記キャップ層がＨＤＰオキシ窒化シリコンを含
む、第１項に記載の方法。
コンを含む、第１項に記載の方法。 （８）前記キャップ層がＨＤＰ窒化シリコンを含む、第
１項に記載の方法。 （９）前記キャップ層がＨＤＰオキシ窒化シリコンを含
む、第１項に記載の方法。
【００３３】（１０）前記キャップ層がフッ素化ＨＤＰ
酸化物を含む、第１項に記載の方法。 （１１）前記キャップ層が燐でドーピングされたＨＤＰ
酸化物を含む、第１項に記載の方法。 （１２）前記ＨＤＰ工程が、０．２５ないし０．３５の
範囲内のエッチング対堆積比を有する、第１項に記載の
方法。
酸化物を含む、第１項に記載の方法。 （１１）前記キャップ層が燐でドーピングされたＨＤＰ
酸化物を含む、第１項に記載の方法。 （１２）前記ＨＤＰ工程が、０．２５ないし０．３５の
範囲内のエッチング対堆積比を有する、第１項に記載の
方法。
【００３４】（１３）ＨＤＰキャップ層（２０８、３０
８）を用いて、ＩＬＤ（２１２、３１２）を形成する方
法。ライナ層（１０４）およびＨＳＱ層（１０６）が、
半導体ボデー（１００）上の金属線（１０２）の上に堆
積される。ＰＥＴＥＯＳ層（２１０、３１０）が、ＨＳ
Ｑ層（１０６）上に堆積される。これは、ＰＥＴＥＯＳ
層（２１０、３１０）内に空隙、継目、またはディボッ
ト（２０）を生じうる。次に、高いエッチング対堆積比
を有するＨＤＰ工程を用いて、ＨＤＰキャップ層（２０
８、３０８）が堆積される。このＨＤＰ工程は、いかな
る空隙、継目、またはディボット（２０）をも開き、そ
れらをＨＤＰ材料（２０８、３０８）により充填する。
この構造は、前記ＨＤＰ工程の前または後にＣＭＰを受
ける。
８）を用いて、ＩＬＤ（２１２、３１２）を形成する方
法。ライナ層（１０４）およびＨＳＱ層（１０６）が、
半導体ボデー（１００）上の金属線（１０２）の上に堆
積される。ＰＥＴＥＯＳ層（２１０、３１０）が、ＨＳ
Ｑ層（１０６）上に堆積される。これは、ＰＥＴＥＯＳ
層（２１０、３１０）内に空隙、継目、またはディボッ
ト（２０）を生じうる。次に、高いエッチング対堆積比
を有するＨＤＰ工程を用いて、ＨＤＰキャップ層（２０
８、３０８）が堆積される。このＨＤＰ工程は、いかな
る空隙、継目、またはディボット（２０）をも開き、そ
れらをＨＤＰ材料（２０８、３０８）により充填する。
この構造は、前記ＨＤＰ工程の前または後にＣＭＰを受
ける。
【図１】ＡからＣまでは、ＨＳＱを用いる従来技術のレ
ベル間誘電体の断面図である。
ベル間誘電体の断面図である。
【図２】ＡからＣまでは、ＨＤＰを用いたＩＬＤ層を形
成するための第１アプローチの断面図である。
成するための第１アプローチの断面図である。
【図３】ＡからＣまでは、ＨＤＰを用いたＩＬＤ層を形
成するための第２アプローチの断面図である。
成するための第２アプローチの断面図である。
【図４】ＡからＣまでは、本発明の第１実施例による、
ＨＤＰキャップ層を有するＩＬＤの断面図である。
ＨＤＰキャップ層を有するＩＬＤの断面図である。
【図５】ＡからＣまでは、本発明の第２実施例による、
ＨＤＰキャップ層を有するＩＬＤの断面図である。
ＨＤＰキャップ層を有するＩＬＤの断面図である。
【図６】ＡおよびＢは、本発明によるＨＤＰキャップ層
を有するＰＭＤの断面図である。
を有するＰＭＤの断面図である。
【図７】本発明によるＨＤＰキャップ層を有する別のＰ
ＭＤの断面図である。
ＭＤの断面図である。
２０ ディボット １００ 半導体ボデー ２０８ ＨＤＰキャップ層 ２１０ 充填剤層 ３０８ ＨＤＰキャップ層 ３１０ 研摩層
Claims (1)
- 【請求項１】 半導体ボデー上に誘電体層を形成するス
テップであって、前記誘電体層が少なくとも１つのディ
ボットを含む前記ステップと、 前記誘電体層上にＨＤＰ（高密度プラズマ）工程を用い
てキャップ層を形成するステップであって、前記ＨＤＰ
工程が前記少なくとも１つのディボットを前記キャップ
層により充填する前記ステップと、 を有する、集積回路の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16207899P | 1999-10-28 | 1999-10-28 | |
| US162078 | 1999-10-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001176866A true JP2001176866A (ja) | 2001-06-29 |
Family
ID=22584075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000329169A Pending JP2001176866A (ja) | 1999-10-28 | 2000-10-27 | 集積回路の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2001176866A (ja) |
| KR (1) | KR20010051285A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6645859B1 (en) | 2002-01-04 | 2003-11-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| JP2007019427A (ja) * | 2005-07-11 | 2007-01-25 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
| CN1310294C (zh) * | 2003-11-03 | 2007-04-11 | 旺宏电子股份有限公司 | 填充间隙的方法与浅沟渠隔离结构的制造方法 |
| KR100920036B1 (ko) * | 2002-11-25 | 2009-10-07 | 매그나칩 반도체 유한회사 | 반도체소자의 층간막 평탄화방법 |
| KR100945497B1 (ko) * | 2003-03-17 | 2010-03-09 | 주식회사 하이닉스반도체 | 고밀도플라즈마 장비를 이용한 배선간의 절연막 매립방법 |
| JP2012182431A (ja) * | 2011-02-09 | 2012-09-20 | Canon Inc | 固体撮像装置、及び固体撮像装置の製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100489525B1 (ko) * | 2002-04-16 | 2005-05-16 | 동부아남반도체 주식회사 | 스페이서 형성 시 디보트 형상 방지방법 |
| KR100607820B1 (ko) * | 2004-12-29 | 2006-08-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 층간 절연막 형성 방법 |
-
2000
- 2000-10-27 JP JP2000329169A patent/JP2001176866A/ja active Pending
- 2000-10-27 KR KR1020000063475A patent/KR20010051285A/ko not_active Application Discontinuation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6645859B1 (en) | 2002-01-04 | 2003-11-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| KR100920036B1 (ko) * | 2002-11-25 | 2009-10-07 | 매그나칩 반도체 유한회사 | 반도체소자의 층간막 평탄화방법 |
| KR100945497B1 (ko) * | 2003-03-17 | 2010-03-09 | 주식회사 하이닉스반도체 | 고밀도플라즈마 장비를 이용한 배선간의 절연막 매립방법 |
| CN1310294C (zh) * | 2003-11-03 | 2007-04-11 | 旺宏电子股份有限公司 | 填充间隙的方法与浅沟渠隔离结构的制造方法 |
| JP2007019427A (ja) * | 2005-07-11 | 2007-01-25 | Fujitsu Ltd | 半導体装置の製造方法と半導体装置 |
| JP4679277B2 (ja) * | 2005-07-11 | 2011-04-27 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2012182431A (ja) * | 2011-02-09 | 2012-09-20 | Canon Inc | 固体撮像装置、及び固体撮像装置の製造方法 |
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|---|---|
| KR20010051285A (ko) | 2001-06-25 |
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