KR100852844B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

접속 구멍에서의 접속 신뢰성을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공한다. 본 발명에 따른 반도체 장치의 제조 방법은, 제1 절연막(10) 상에 배선(20)을 형성하는 공정과, 제1 절연막(10) 상 및 배선(20) 상에, 제2 절연막(30)을 형성하는 공정과, 제2 절연막(30)에, 배선(20) 상에 위치하는 접속 구멍(30a)을 형성하는 공정과, 접속 구멍(30a)의 바닥에 위치하는 배선(20)을 스퍼터링함으로써, 접속 구멍(30a)의 측면에 피복막(31)을 형성하는 공정과, 제2 절연막(30) 상 및 피복막(31) 상에 배리어막(41)을 형성하는 공정과, 접속 구멍(30a)에 도전막(42)을 매립하는 공정을 구비한다.
절연막, 배선, 접속 구멍, 측벽, 스퍼터링, 피복막, 배리어막, 도전체

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE}
도 1의 (A)는 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도, (B)는 (A)의 다음 공정을 설명하기 위한 단면도, (C)는 (B)의 다음 공정을 설명하기 위한 단면도.
도 2의 (A)는 도 1의 (C)의 다음 공정을 설명하기 위한 단면도, (B)는 (A)의 다음 공정을 설명하기 위한 단면도.
도 3의 (A)는 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도, (B)는 (A)의 다음 공정을 설명하기 위한 단면도.
도 4의 (A)는 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도, (B)는 (A)의 다음 공정을 설명하기 위한 단면도, (C)는 (B)의 다음 공정을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110 : 절연막
20, 120 : 제1 배선
21, 41, 51, 121, 141, 151 : 배리어막
22, 52, 122, 152 : AlCu막
23, 53, 123 : 반사 방지막
23a : 오목부
30, 130 : 층간 절연막
30a, 130a : 접속 구멍
31 : 피복막
40, 140 : 텅스텐 플러그
52, 142 : 텅스텐막
50, 150 : 제2 배선
130b : 노출부
130c : 공극
131 : 산화물
[특허 문헌1] 일본 특개평 9-283624호 공보(제2 단락)
본 발명은, 접속 구멍을 이용해서 상하의 배선층이 접속된 반도체 장치 및 그 제조 방법에 관한 것이다. 특히 본 발명은, 접속 구멍에서의 배선 신뢰성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
도 4의 각 도면은, 종래의 반도체 장치의 제조 방법을 설명하기 위한 단면도 이다. 본 예에 의해서 제조되는 반도체 장치는, 텅스텐 플러그를 이용해서 상하의 배선이 접속된다.
우선, 도 4의 (A)에 도시한 바와 같이 절연막(110) 상에 제1 배선(120)을 형성한다. 제1 배선(120)은, 배리어막(121), Al 합금막(122), 및 반사 방지막(123)을 이 순으로 적층한 구조이다. 반사 방지막(123)은, Ti막 및 TiN막을 이 순으로 적층한 구조이다. 다음으로, 절연막(110) 상 및 제1 배선(120) 상에, 산화 실리콘을 주성분으로 하는 층간 절연막(130)을 형성한다. 다음으로, 층간 절연막(130)의 표층을 평탄화하고, 또한 층간 절연막(130)에, 제1 배선(120) 상에 위치하는 접속 구멍(130a)을 형성한다.
상기한 공정에서, 접속 구멍(130a)의 저부에 위치하는 반사 방지막(123)의 표면에, 에칭 잔사물이 잔존한다. 또한, 대기 노출에 의해, 반사 방지막(123)의 표면에 산화물층이 형성된다. 따라서, 접속 구멍(130a)의 저면에서 노출되어 있는 제1 배선(120)을, Ar 플라즈마를 이용해서 스퍼터링한다. 이에 의해, 반사 방지막(123)의 표면에 잔존하는 잔사물, 및 산화물층이 제거된다. 제거된 잔사 및 산화물층은, 접속 구멍(130a)의 측벽에 섬 형상의 산화물(131)로서 부착된다.
다음으로, 층간 절연막(130) 상, 및 접속 구멍(130a)의 측벽 및 저면에, TiN막으로 이루어지는 배리어막(141)을 형성한다. 접속 구멍(130a)의 측벽에는 섬 형상의 산화물(131)이 부착되어 있기 때문에, 산화물(131)의 주위에서 배리어막(141)의 커버리지가 저하하는 경우가 있다.
다음으로, 도 4의 (B)에 도시한 바와 같이 배리어막(141) 상 및 접속 구 멍(130a) 내에, 텅스텐막(142)을 CVD법에 의해 형성한다. 원료 가스에는 불화 텅스텐(WF6)이 이용된다. 접속 구멍(130a)의 측벽에서 배리어막(141)의 커버리지가 나빠, 층간 절연막(130)이 부분적으로 노출되어 있는 경우, 이 노출부(130b)에서는 텅스텐막(142)과 층간 절연막(130)이 바로 접한다. 그러나, 이들 2개의 막의 밀착성이 나쁘기 때문에, 텅스텐막(142)과 층간 절연막(130)의 사이에는, 노출부(130b) 상에 위치하는 공극(130c)이 형성된다.
다음으로, 도 4의 (C)에 도시한 바와 같이 층간 절연막(130) 상에 위치하는 텅스텐막(142) 및 배리어막(141)을 제거한다. 이에 의해, 접속 구멍(130a)에는 텅스텐 플러그(140)가 매립된다. 다음으로, 층간 절연막(130) 상에, 텅스텐 플러그(140) 상에 위치하는 제2 배선(150)이 형성된다. 제2 배선(150)은, 배리어막(151), AlCu 합금막(152) 및 반사 방지막(123)을 이 순으로 적층한 구조이다(예를 들면 특허 문헌 1 참조).
상기한 바와 같이, 접속 구멍의 측벽에 섬 형상의 산화물이 부착되면, 접속 구멍에 도전체(예를 들면 텅스텐 플러그)를 매립하는 공정에서, 접속 구멍의 측벽과 도전체의 사이에 부분적인 공극이 형성되는 경우가 있다. 이 경우, 접속 구멍에서의 접속 신뢰성(예를 들면 스트레스 마이그레이션 특성 또는 일렉트로마이그레이션 특성)이 저하한다.
또한, 접속 구멍의 측벽에 섬 형상의 산화물이 부착되어 있으면, 배리어막이 접속 구멍의 측벽으로부터 박리하여, 접속 구멍에서의 배선 신뢰성(예를 들면 스트레스 마이그레이션 특성 또는 일렉트로마이그레이션 특성)이 저하하는 경우가 있다.
본 발명은 상기한 바와 같은 사정을 고려해서 이루어진 것으로, 그 목적은, 접속 구멍에서의 접속 신뢰성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
상기 과제를 해결하기 위해서, 본 발명에 따른 반도체 장치는, 제1 절연막 상에 형성된 배선과,
상기 제1 절연막 상 및 상기 배선 상에 형성된 제2 절연막과,
상기 제2 절연막에 형성되고, 상기 배선 상에 위치하는 접속 구멍과,
상기 접속 구멍의 측벽을 피복하고, 상기 접속 구멍의 바닥에 위치하는 상기 배선을 스퍼터링함으로써 형성되어 있는 피복막과,
상기 피복막 상 및 상기 접속 구멍의 저면에 형성된 배리어막과,
상기 접속 구멍 내에 매립된 도전체를 구비한다.
이 반도체 장치에 따르면, 상기 접속 구멍의 측벽은 상기 피복막으로 피복되어 있기 때문에, 상기 배리어막은 상기 접속 구멍의 측벽에 연속해서 형성된다. 따라서, 상기 도전체를 매립하는 공정에서, 상기 접속 구멍의 측벽과 상기 도전체의 사이에 공극이 형성되는 것을 억제할 수 있다. 이 때문에, 상기 접속 구멍에서의 접속 신뢰성이 향상한다.
상기 배선은, Al 합금막, Ti막 및 TiN막을 이 순으로 적층한 구조인 경우, 상기 피복막은 상기 TiN막을 스퍼터링함으로써 형성되어 있다. 또한, 상기 접속 구멍의 바닥에 위치하고 있는 상기 배선이, Al 합금막 및 Ti막을 이 순으로 적층한 구조를 갖고 있는 경우, 상기 피복막은, 상기 Ti막 및 상기 Al 합금막을 스퍼터링함으로써 형성되어 있다. 또한, 상기 배선이, Al 합금막, Ti막 및 TiN막을 이 순으로 적층한 구조를 갖고 있는 경우, 상기 피복막은, 상기 TiN막 및 상기 Ti막을 스퍼터링함으로써 형성되어 있다. 상기 접속 구멍의 바닥에 위치하고 있는 상기 배선의 상면에 Al 합금막이 노출되어 있는 경우, 상기 피복막은 상기 Al 합금막을 스퍼터링함으로써 형성되어 있다.
본 발명에 따른 반도체 장치는, 제1 절연막 상에 형성된 배선과,
상기 제1 절연막 상 및 상기 배선 상에 형성된 제2 절연막과,
상기 제2 절연막에 형성되고, 상기 배선 상에 위치하는 접속 구멍과,
상기 접속 구멍의 측벽을 피복하고, 아래로부터 위로 감에 따라서 얇아지는 피복막과,
상기 피복막 상 및 상기 접속 구멍의 저면에 형성된 배리어막과,
상기 접속 구멍 내에 매립된 도전체를 구비한다.
이 반도체 장치에서, 상기 피복막에는 Ti 및 O가 함유되어 있는 경우, 혹은 Al 및 O가 함유되어 있는 경우가 있다.
상기한 반도체 장치 각각에서, 상기 피복막은, 상기 접속 구멍 중, 하측의 2/3 이상의 영역을 피복하고 있고, 상기 피복막이 형성되어 있지 않은 상기 접속 구멍의 측벽은, 상기 배리어막으로 피복되어 있어도 된다.
본 발명에 따른 반도체 장치의 제조 방법은, 제1 절연막 상에 배선을 형성하는 공정과,
상기 제1 절연막 상 및 상기 배선 상에, 제2 절연막을 형성하는 공정과,
상기 제2 절연막에, 상기 배선 상에 위치하는 접속 구멍을 형성하는 공정과,
상기 접속 구멍의 바닥에 위치하는 상기 배선을 스퍼터링함으로써, 상기 접속 구멍의 측면에 피복막을 형성하는 공정과,
상기 제2 절연막 상 및 상기 피복막 상에 배리어막을 형성하는 공정과,
상기 접속 구멍에 도전막을 매립하는 공정을 구비한다.
상기 도전막을 매립하는 공정은, 상기 접속 구멍 내 및 상기 제2 절연막 상에, 상기 도전막을 CVD법에 의해 형성하는 공정과, 상기 제2 절연막 상에 위치하는 상기 도전막을 제거하는 공정을 구비하여도 된다.
상기 제2 절연막은 예를 들면 산화 실리콘막이며, 상기 도전막은 예를 들면 텅스텐막이다. 이 경우, 텅스텐막을 형성하기 위한 원료 가스에는, 불화 텅스텐이 함유된다.
<발명을 실시 하기 위한 형태>
이하, 도면을 참조해서 본 발명의 실시 형태에 대해서 설명한다. 도 1 및 도 2의 각 도면은, 본 발명의 제1 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 본 방법은, 제1 배선과, 제1 배선의 상방에 위치하는 제2 배선을 텅스텐 플러그로 접속하는 방법이다.
우선, 도 1의 (A)에 도시한 바와 같이 실리콘 기판(도시 생략) 상에 또는 그 상방에, 절연막(10)을 형성한다. 절연막(10)은, 예를 들면 층간 절연막이다. 다음으로, 절연막(10) 상에 배리어막(21), AlCu 합금막(22), 및 반사 방지막(23)을 이 순으로 적층한다. 배리어막(21)은, TiN막에 의해 형성되어 있고, 반사 방지막(23)은, Ti막 및 TiN막을 이 순으로 적층한 것이다. 각각의 층에서，TiN막은 반응성 스퍼터링법에 의해 형성되고, Ti막은 스퍼터링법에 의해 형성된다. 또한，AlCu 합금막(22)도 스퍼터링법에 의해 형성된다. 또한, 반사 방지막(23)이 갖는 TiN막의 두께는, 예를 들면 20㎚이상 150㎚이하이다.
다음으로, 반사 방지막(23) 상에 포토레지스트 막(도시 생략)을 도포하고, 이 포토레지스트 막을 노광 및 현상한다. 이에 의해, 반사 방지막(23) 상에는 레지스트 패턴이 형성된다. 다음으로, 이 레지스트 패턴을 마스크로 하여, 반사 방지막(23), AlCu 합금막(22) 및 배리어막(21)을 에칭한다. 이에 의해, 절연막(10) 상에는, 제1 배선(20)이 형성된다. 그 후, 레지스트 패턴을 제거한다.
다음으로, 절연막(10) 상 및 제1 배선(20) 상에, 산화 실리콘을 주성분으로 하는 층간 절연막(30)을, CVD법을 이용해서 형성한다. 다음으로, 층간 절연막(30)의 표면을 CMP법에 의해 평탄화한다. 제1 배선(20) 상에 위치하는 층간 절연막(30)의 두께는, 예를 들면 400㎚이상 1200㎚이하이다.
다음으로, 층간 절연막(30) 상에 포토레지스트 막(도시 생략)을 도포하고, 이 포토레지스트 막을 노광 및 현상한다. 이에 의해, 층간 절연막(30) 상에는 레지스트 패턴이 형성된다. 다음으로, 이 레지스트 패턴을 마스크로 하여 층간 절연 막(30)을 에칭한다. 이에 의해, 층간 절연막(30)에는, 제1 배선(20) 상에 위치하는 접속 구멍(30a)이 형성된다. 접속 구멍(30a)의 직경은, 예를 들면 100㎚이상 500㎚이하이다.
그 후, 레지스트 패턴을 제거한다. 이 레지스트 패턴의 제거 공정 등에 의해, 제1 배선(20)이 갖는 반사 방지막(23)의 표면은 산화하여, 고저항화된다.
다음으로, 도 1의 (B)에 도시한 바와 같이 Ar을 ICP법에 의해 여기해서 플라즈마화하고, 이 플라즈마에 접속 구멍(30a)을 노출시킨다. 플라즈마 생성을 위한 입력 에너지는 예를 들면 500W이며, 가스 압력은 예를 들면 0.7 mTorr이다. 또한, 절연막(10) 등이 형성된 실리콘 기판은, 플라즈마 이외로부터는 가열되지 않는다. 이에 의해, 접속 구멍(30a)의 저부에 위치하는 제1 배선(20)의 반사 방지막(23)은, 표면이 스퍼터링되어, 오목부(23a)가 형성된다. 이에 의해, 반사 방지막(23)의 표면에 형성된 고저항층은 제거된다.
또한, 반사 방지막(23)의 스퍼터링은, 오목부(23a)의 깊이가 예를 들면 1㎚이상 20㎚이하로 될 때까지 행해진다. 이 때문에, 스퍼터링된 것이, 피복막(31)으로서 접속 구멍(30a)의 측벽에 부착된다. 피복막(31)은, 아래로부터 위로 감에 따라서 두께가 얇아진다. 본 실시예에서는 접속 구멍(30a)의 측벽 전체면에 피복막(31)이 형성되지만, 측벽의 아래로부터 2/3 이상의 부분에 피복막(31)이 형성되면 된다. 피복막(31)의 두께는, 접속 구멍(30a)의 중앙 부분에서 예를 들면 1㎚이상 2㎚이하인 것이 바람직하다. 또한, 피복막(31)은, Ti, O 및 N을 함유하고 있다.
다음으로, 도 1의 (C)에 도시한 바와 같이 층간 절연막(30) 상 및 접속 구멍(30a) 내에 배리어막(41)을 형성한다. 배리어막(41)은 예를 들면 TiN막이며, 반응성 스퍼터링법에 의해 형성된다. 접속 구멍(30a)의 측벽에는, 종래와 같이 섬 형상의 산화물이 아닌 피복막(31)이 형성되어 있기 때문에, 배리어막(41)은 접속 구멍(30a)의 측벽 전체면에 연속적으로 형성된다. 따라서, 배리어막(41)의 커버리지가 종래와 비교해서 좋아진다. 또한, 접속 구멍(30a)의 측벽의 상부에 피복막(31)이 형성되어 있지 않은 경우, 접속 구멍(30a)의 상부에서는, 측벽 상에 직접 배리어막(41)이 형성된다.
다음으로, 배리어막(41) 상 및 접속 구멍(30a) 내에, 텅스텐막(42)을 CVD법에 의해 형성한다. 원료 가스에는 불화 텅스텐(WF6)이 이용된다. 상기한 바와 같이, 배리어막(41)의 커버리지가 종래와 비교해서 좋다. 따라서, 층간 절연막(30)이 직접 텅스텐막(42)과 접하는 영역이 없기 때문에, 텅스텐막(42)과 층간 절연막(30)의 사이에 공극이 형성되는 것이 억제된다.
그 후, 도 2의 (A)에 도시한 바와 같이 층간 절연막(30) 상에 위치하는 배리어막(41) 및 텅스텐막(42)을 CMP법에 의해 연마 제거한다. 이에 의해, 접속 구멍(30a) 내에는 텅스텐 플러그(40)가 매립된다.
다음으로, 도 2의 (B)에 도시한 바와 같이 층간 절연막(30) 상 및 텅스텐 플러그(40) 상에, 배리어막(51), AlCu 합금막(52) 및 반사 방지막(53)을 이 순으로 적층한다. 이들 막의 구조 및 제조 방법은, 각각 배리어막(21), AlCu 합금막(22) 및 반사 방지막(23)과 동일하다.
다음으로, 반사 방지막(53) 상에 포토레지스트 막을 도포하고, 이 포토레지스트 막(도시 생략)을 노광 및 현상한다. 이에 의해, 반사 방지막(53) 상에는 레지스트 패턴이 형성된다. 다음으로, 이 레지스트 패턴을 마스크로 하여, 반사 방지막(53), AlCu 합금막(52) 및 배리어막(51)을 에칭한다. 이에 의해, 층간 절연막(30) 상에는, 텅스텐 플러그(40) 상에 위치하는 제2 배선(50)이 형성된다. 그 후, 레지스트 패턴을 제거한다.
이상, 본 발명의 제1 실시 형태에 따르면, 접속 구멍(30a)의 저부에 노출되어 있는 반사 방지막(23)을 스퍼터링함으로써, 접속 구멍(30a)의 측벽에 피복막(31)을 형성하고 있다. 이 때문에, 접속 구멍(30a)의 측벽에 형성된 배리어막(41)의 커버리지가, 종래와 비교해서 좋아진다. 따라서, 텅스텐막(42)과 접속 구멍(30a)의 측벽의 사이에 공극이 형성되는 것을 억제할 수 있다. 이 때문에, 접속 구멍(30a)의 측벽과 텅스텐 플러그(40)의 밀착성이 향상되어, 텅스텐 플러그(40)의 스트레스 마이그레이션 특성 및 일렉트로마이그레이션 특성이 향상된다.
도 3의 각 도면은, 본 발명의 제2 실시 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 본 실시 형태는, 제1 배선(20)의 구조를 제외하고 제1 실시 형태와 동일하다. 이하, 제1 실시 형태와 동일한 구성에 대해서는 동일한 부호를 붙이고, 설명을 생략한다.
우선, 도 3의 (A)에 도시한 바와 같이 절연막(10) 및 제1 배선(20)을 형성한다. 다음으로, 층간 절연막(30) 및 접속 구멍(30a)을 형성한다. 다음으로, 접속 구멍(30a)의 형성 시에 이용된 레지스트 패턴을 마스크로 한 에칭을 행함으로써, 접속 구멍(30a)의 저부에 위치하는 제1 배선(20)으로부터, 반사 방지막(23)(제1 실시 형태로 도시)을 제거한다. 이 공정에서, 반사 방지막(23)의 TiN막 및 Ti막의 쌍방이 제거된다.
다음으로, 접속 구멍(30a)의 저면에 노출되어 있는 AlCu 합금막(22)을 스퍼터링함으로써, 접속 구멍(30a)의 측벽에 피복막(31)을 형성한다. 피복막(31)의 구조는, 조성을 제외하고 제1 실시 형태와 동일하다. 본 실시 형태에서, 피복막(31)에는 Al, Cu 및 O가 함유된다.
다음으로, 도 3의 (B)에 도시한 바와 같이 텅스텐 플러그(40) 및 제2 배선(50)을 형성한다. 이들의 구조 및 형성 방법은 제1 실시 형태와 동일하다. 본 실시 형태에 의해도 제1 실시 형태와 동일한 효과를 얻을 수 있다.
또한, 본 발명은 전술한 실시 형태에 한정되는 것은 아니고, 본 발명의 주지를 일탈하지 않는 범위 내에서 여러가지 변경해서 실시하는 것이 가능하다. 예를 들면 제2 실시 형태에서, 접속 구멍(30a)의 저부에 위치하는 반사 방지막(23)을 제거할 때에, Ti막이 잔존하여도 되고, TiN막의 일부 및 Ti막이 잔존하여도 된다. 이 경우, 피복막(31)에는, Al, Cu, Ti 및 O가 함유된다.
본 발명에 따르면, 접속 구멍에서의 접속 신뢰성을 향상시킬 수 있는 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (13)

  1. 제1 절연막 상에 형성된 배선과,
    상기 제1 절연막 상 및 상기 배선 상에 형성된 제2 절연막과,
    상기 제2 절연막에 형성되고, 상기 배선 상에 위치하는 접속 구멍과,
    상기 접속 구멍의 측벽을 피복하고, 상기 접속 구멍의 바닥에 위치하는 상기 배선을 스퍼터링함으로써 형성된 제1 합금막과,
    상기 제1 합금막 상 및 상기 접속 구멍의 저면에 형성된 배리어막과,
    상기 접속 구멍 내에 매립된 도전체
    를 구비하며,
    상기 배선은, Al 합금막, Ti막 및 TiN막을 이 순으로 적층한 구조를 갖고 있고,
    상기 제1 합금막은 상기 TiN막을 스퍼터링함으로써 형성되어 있는 반도체 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 배선은, Al 합금막, Ti막 및 TiN막을 이 순으로 적층한 구조를 갖고 있고,
    상기 제1 합금막은, 상기 TiN막 및 상기 Ti막을 스퍼터링함으로써 형성되어 있는 반도체 장치.
  4. 제1항에 있어서,
    상기 접속 구멍의 바닥에 위치하고 있는 상기 배선은, Al 합금막 및 Ti막을 이 순으로 적층한 구조를 갖고 있고,
    상기 제1 합금막은, 상기 Ti막 및 상기 Al 합금막을 스퍼터링함으로써 형성되어 있는 반도체 장치.
  5. 제1항에 있어서,
    상기 접속 구멍의 바닥에 위치하고 있는 상기 배선은, 상면에 Al 합금막이 노출되고 있고,
    상기 제1 합금막은 상기 Al 합금막을 스퍼터링함으로써 형성되어 있는 반도체 장치.
  6. 제1 절연막 상에 형성된 배선과,
    상기 제1 절연막 상 및 상기 배선 상에 형성된 제2 절연막과,
    상기 제2 절연막에 형성되고, 상기 배선 상에 위치하는 접속 구멍과,
    상기 접속 구멍의 측벽을 피복하고, 아래로부터 위로 감에 따라서 얇아지는 제1 합금막과,
    상기 제1 합금막 상 및 상기 접속 구멍의 저면에 형성된 배리어막과,
    상기 접속 구멍 내에 매립된 도전체
    를 구비하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 합금막에는 Ti 및 O가 함유되어 있는 반도체 장치.
  8. 제6항에 있어서,
    상기 제1 합금막에는 Al 및 O가 함유되어 있는 반도체 장치.
  9. 제1항, 제3항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 합금막은, 상기 접속 구멍 중, 하측의 2/3 이상의 영역을 피복하고 있고,
    상기 제1 합금막이 형성되어 있지 않은 상기 접속 구멍의 측벽은, 상기 배리어막으로 피복되어 있는 반도체 장치.
  10. 제1항에 있어서,
    상기 도전체는 텅스텐 플러그인 반도체 장치.
  11. 제1 절연막 상에 배선을 형성하는 공정과,
    상기 제1 절연막 상 및 상기 배선 상에, 제2 절연막을 형성하는 공정과,
    상기 제2 절연막에, 상기 배선 상에 위치하는 접속 구멍을 형성하는 공정과,
    상기 접속 구멍의 바닥에 위치하는 상기 배선을 스퍼터링함으로써, 상기 접속 구멍의 측면에 제1 합금막을 형성하는 공정과,
    상기 제2 절연막 상 및 상기 제1 합금막 상에 배리어막을 형성하는 공정과,
    상기 접속 구멍에 도전막을 매립하는 공정
    을 구비하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 도전막을 매립하는 공정은,
    상기 접속 구멍 내 및 상기 제2 절연막 상에, 상기 도전막을 CVD법에 의해 형성하는 공정과,
    상기 제2 절연막 상에 위치하는 상기 도전막을 제거하는 공정
    을 구비하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제2 절연막은 산화 실리콘막이며,
    상기 도전막은 텅스텐막이며, 불화 텅스텐을 원료 가스에 함유하는 CVD에 의해 형성되는 반도체 장치의 제조 방법.
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