JPH0955474A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0955474A JPH0955474A JP7204543A JP20454395A JPH0955474A JP H0955474 A JPH0955474 A JP H0955474A JP 7204543 A JP7204543 A JP 7204543A JP 20454395 A JP20454395 A JP 20454395A JP H0955474 A JPH0955474 A JP H0955474A
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Abstract
(57)【要約】
【目的】アンチヒューズを用いた半導体記憶装置の書き
込み電圧のばらつきを抑制する。 【構成】金属配線間、接続孔内に形成するアンチヒュー
ズを用いた半導体記憶装置において、ゲート電極１０
３、素子分離領域１０２、下部配線１０５によるいずれ
かの下地段差上に形成されるアンチヒューズの下層、お
よびアンチヒューズ下部電極上層の接続孔内にＴｉ、Ｎ
ｉ、Ｃｒ、Ｃｏ等の金属層１１０を形成する。また接続
孔を形成後に、接続孔全面をエッチングし、接続孔底部
の形状を均一にする。その形状は接続孔底部端でテーパ
ー状になるように加工する。 【効果】アンチヒューズ書き込み電圧のばらつきを著し
く抑えることが可能となり、書き込み後抵抗のばらつき
低減、書き込み前後でのアンチヒューズ信頼性を向上さ
せることができる。
込み電圧のばらつきを抑制する。 【構成】金属配線間、接続孔内に形成するアンチヒュー
ズを用いた半導体記憶装置において、ゲート電極１０
３、素子分離領域１０２、下部配線１０５によるいずれ
かの下地段差上に形成されるアンチヒューズの下層、お
よびアンチヒューズ下部電極上層の接続孔内にＴｉ、Ｎ
ｉ、Ｃｒ、Ｃｏ等の金属層１１０を形成する。また接続
孔を形成後に、接続孔全面をエッチングし、接続孔底部
の形状を均一にする。その形状は接続孔底部端でテーパ
ー状になるように加工する。 【効果】アンチヒューズ書き込み電圧のばらつきを著し
く抑えることが可能となり、書き込み後抵抗のばらつき
低減、書き込み前後でのアンチヒューズ信頼性を向上さ
せることができる。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に用いるアンチヒューズの構造および製造方法に関す
る。
に用いるアンチヒューズの構造および製造方法に関す
る。
【０００２】
【従来の技術】近年、不揮発性半導体記憶装置の書き込
み回路に低抵抗、低容量、低面積の利点を有するアンチ
ヒューズを用いることが盛んに行われている。アンチヒ
ューズは一般的に配線接続孔内に絶縁層を形成し、接続
孔を介する配線間を非導通状態に保ち、書き込みには絶
縁層をはさむ配線間に電圧印加することで絶縁層を破壊
し、導通状態に変えて記憶装置として利用できる回路で
ある。現在、半導体装置は高速化、微細化の要求に応え
るため、多層配線構造が多く用いられていて、アンチヒ
ューズも従来のシリコン基板と第１配線間から、下部配
線と上部配線間に形成されるケースが増加している。こ
の点に伴い、書き込み特性に関し、いくつかの課題が生
じてきている。図２は第１配線と第２配線間に形成され
るアンチヒューズの構造の一例を示す断面図である。以
下、図２に従って第１配線と第２配線間に形成されるア
ンチヒューズの構造について説明する。
み回路に低抵抗、低容量、低面積の利点を有するアンチ
ヒューズを用いることが盛んに行われている。アンチヒ
ューズは一般的に配線接続孔内に絶縁層を形成し、接続
孔を介する配線間を非導通状態に保ち、書き込みには絶
縁層をはさむ配線間に電圧印加することで絶縁層を破壊
し、導通状態に変えて記憶装置として利用できる回路で
ある。現在、半導体装置は高速化、微細化の要求に応え
るため、多層配線構造が多く用いられていて、アンチヒ
ューズも従来のシリコン基板と第１配線間から、下部配
線と上部配線間に形成されるケースが増加している。こ
の点に伴い、書き込み特性に関し、いくつかの課題が生
じてきている。図２は第１配線と第２配線間に形成され
るアンチヒューズの構造の一例を示す断面図である。以
下、図２に従って第１配線と第２配線間に形成されるア
ンチヒューズの構造について説明する。
【０００３】２０１は半導体基板であり、２０２は素子
分離領域である。２０３は前記素子分離領域上に形成さ
れたＭＯＳ型トランジスタのゲート電極と同一層の配線
である。２０４は前記半導体基板２０１と第１配線層を
絶縁するための第１層間絶縁膜であり、例えば化学気相
法により酸化シリコンで形成される。２０５は第１配線
層であり、おもにＣｕを添加したＡｌ等の金属をスパッ
タ法により形成する。２０６は第１配線層２０５上に形
成されるフォト反射防止膜層であると同時に、アンチヒ
ューズと第１配線層２０５との自発的なシリサイド反応
を防ぐ第１バリア層であり、例えば、スパッタ法により
第１配線層２０５と同時にＴｉＮを用いて形成される。
２０７は第１配線層２０５と第２配線層を絶縁するため
の第２層間絶縁膜である。２０８はアンチヒューズを介
して第１配線層２０５と第２配線層を接続するための接
続孔である。２１１はアンチヒューズであり、おもに化
学気相法によりアモルファスシリコンで形成され、接続
孔２０８内にパターニングされる。２１２は第２バリア
層であり、アンチヒューズ２１１と第２配線層２１３と
の自発的なシリサイド反応を防ぐ役割を持つ。第２バリ
ア層２１２には例えばバリア層２０６と同様の金属を、
例えばＴｉＮを用いる。また、アンチヒューズ２１１を
配置しない通常の配線接続孔部分の抵抗を下げるため
に、下層にＴｉ、上層にＴｉＮを用いる２層構造とする
場合もある。２１３は第２配線層であり、おもにＣｕを
添加したＡｌ等の金属により形成する。以上、従来の第
１配線と第２配線間に形成されるアンチヒューズの構造
の１例を示した。
分離領域である。２０３は前記素子分離領域上に形成さ
れたＭＯＳ型トランジスタのゲート電極と同一層の配線
である。２０４は前記半導体基板２０１と第１配線層を
絶縁するための第１層間絶縁膜であり、例えば化学気相
法により酸化シリコンで形成される。２０５は第１配線
層であり、おもにＣｕを添加したＡｌ等の金属をスパッ
タ法により形成する。２０６は第１配線層２０５上に形
成されるフォト反射防止膜層であると同時に、アンチヒ
ューズと第１配線層２０５との自発的なシリサイド反応
を防ぐ第１バリア層であり、例えば、スパッタ法により
第１配線層２０５と同時にＴｉＮを用いて形成される。
２０７は第１配線層２０５と第２配線層を絶縁するため
の第２層間絶縁膜である。２０８はアンチヒューズを介
して第１配線層２０５と第２配線層を接続するための接
続孔である。２１１はアンチヒューズであり、おもに化
学気相法によりアモルファスシリコンで形成され、接続
孔２０８内にパターニングされる。２１２は第２バリア
層であり、アンチヒューズ２１１と第２配線層２１３と
の自発的なシリサイド反応を防ぐ役割を持つ。第２バリ
ア層２１２には例えばバリア層２０６と同様の金属を、
例えばＴｉＮを用いる。また、アンチヒューズ２１１を
配置しない通常の配線接続孔部分の抵抗を下げるため
に、下層にＴｉ、上層にＴｉＮを用いる２層構造とする
場合もある。２１３は第２配線層であり、おもにＣｕを
添加したＡｌ等の金属により形成する。以上、従来の第
１配線と第２配線間に形成されるアンチヒューズの構造
の１例を示した。
【０００４】
【発明が解決しようとする課題】前記した従来の構造を
有する配線間に形成したアンチヒューズでは、書き込み
電圧にばらつきが生じ、従って書き込み後の抵抗にもば
らつきが生じてしまう課題がある。具体的に本課題を説
明する。配線間に形成するアンチヒューズは、素子分離
領域、ゲート電極等下地段差の有無に関わらず配置する
ことで高集積化が達成される。しかし、下地段差上と下
地段差なしとを比較すると第１配線層の高さが０.４ミ
クロン程度高くなり、第２層間絶縁膜の膜厚も下地段差
の有無により０.３ミクロン程度厚さが異なる。第２層
間絶縁膜厚が異なる状態でアンチヒューズを設ける接続
孔を形成すると、接続孔の深さが異なり、アンチヒュー
ズ、アモルファスシリコン膜厚のつきまわりは下地段差
のない深いところでは薄く、下地段差上の浅いところで
は厚くなる。書き込み電圧はアンチヒューズ膜厚に比例
するため、この膜厚の違いが書き込み電圧のばらつきの
原因となる。また、接続孔形成は第２層間絶縁膜の厚い
領域に合わせてエッチング処理で行われるため、第２層
間絶縁膜の薄い領域では過剰にエッチングされ、第１配
線層上層のバリア層がえぐられる。このことで接続孔の
底形状が下地段差の有無で異なり、バリア層がえぐられ
るとすり鉢状の形状となり、えぐれのない部分では水平
となる。アンチヒューズの書き込みは接続孔底の周辺端
の電界集中で起こることから、接続孔底形状が水平だと
電界集中は大きくなり、書き込み電圧は低くなり、すり
鉢状の形状では逆に書き込み電圧は高くなる。以上のよ
うに、接続孔深さの点と接続孔底形状の点から、第２層
間絶縁膜の膜厚の薄い部分では書き込み電圧が高く、膜
厚の厚い部分では書き込み電圧が低くなるという問題が
生じる。具体的には、例えば接続孔１.０ミクロン径ア
ンチヒューズが下地段差に依存せずに配置された場合、
書き込み電圧のばらつは４.３Ｖ程度と高くなる。これ
に対し、同一下地段差上に配置された場合の書き込み電
圧のばらつきは１.２Ｖと低くなる。この書き込み電圧
のばらつきは書き込み後の抵抗値のばらつきや、書き込
み後のアンチヒューズ信頼性にも影響を与えるため、で
きるだけ小さいことが望ましい。
有する配線間に形成したアンチヒューズでは、書き込み
電圧にばらつきが生じ、従って書き込み後の抵抗にもば
らつきが生じてしまう課題がある。具体的に本課題を説
明する。配線間に形成するアンチヒューズは、素子分離
領域、ゲート電極等下地段差の有無に関わらず配置する
ことで高集積化が達成される。しかし、下地段差上と下
地段差なしとを比較すると第１配線層の高さが０.４ミ
クロン程度高くなり、第２層間絶縁膜の膜厚も下地段差
の有無により０.３ミクロン程度厚さが異なる。第２層
間絶縁膜厚が異なる状態でアンチヒューズを設ける接続
孔を形成すると、接続孔の深さが異なり、アンチヒュー
ズ、アモルファスシリコン膜厚のつきまわりは下地段差
のない深いところでは薄く、下地段差上の浅いところで
は厚くなる。書き込み電圧はアンチヒューズ膜厚に比例
するため、この膜厚の違いが書き込み電圧のばらつきの
原因となる。また、接続孔形成は第２層間絶縁膜の厚い
領域に合わせてエッチング処理で行われるため、第２層
間絶縁膜の薄い領域では過剰にエッチングされ、第１配
線層上層のバリア層がえぐられる。このことで接続孔の
底形状が下地段差の有無で異なり、バリア層がえぐられ
るとすり鉢状の形状となり、えぐれのない部分では水平
となる。アンチヒューズの書き込みは接続孔底の周辺端
の電界集中で起こることから、接続孔底形状が水平だと
電界集中は大きくなり、書き込み電圧は低くなり、すり
鉢状の形状では逆に書き込み電圧は高くなる。以上のよ
うに、接続孔深さの点と接続孔底形状の点から、第２層
間絶縁膜の膜厚の薄い部分では書き込み電圧が高く、膜
厚の厚い部分では書き込み電圧が低くなるという問題が
生じる。具体的には、例えば接続孔１.０ミクロン径ア
ンチヒューズが下地段差に依存せずに配置された場合、
書き込み電圧のばらつは４.３Ｖ程度と高くなる。これ
に対し、同一下地段差上に配置された場合の書き込み電
圧のばらつきは１.２Ｖと低くなる。この書き込み電圧
のばらつきは書き込み後の抵抗値のばらつきや、書き込
み後のアンチヒューズ信頼性にも影響を与えるため、で
きるだけ小さいことが望ましい。
【０００５】そこで、本発明は前記のような課題を解決
しようとするものであり、その目的とするところは書き
込み電圧のばらつきを抑え、書き込み後抵抗のばらつき
低減、書き込み後アンチヒューズ信頼性を向上させる技
術を提供するものである。
しようとするものであり、その目的とするところは書き
込み電圧のばらつきを抑え、書き込み後抵抗のばらつき
低減、書き込み後アンチヒューズ信頼性を向上させる技
術を提供するものである。
【０００６】
（手段１）少なくとも接続孔下部と接続孔壁面を覆うア
ンチヒューズを用いた半導体記憶装置において、少なく
とも、ゲート電極、素子分離領域、下部配線によるいず
れかの下地段差上に形成されるアンチヒューズの下層、
およびアンチヒューズ下部電極上層の接続孔内に金属層
を有することを特徴とする半導体記憶装置。
ンチヒューズを用いた半導体記憶装置において、少なく
とも、ゲート電極、素子分離領域、下部配線によるいず
れかの下地段差上に形成されるアンチヒューズの下層、
およびアンチヒューズ下部電極上層の接続孔内に金属層
を有することを特徴とする半導体記憶装置。
【０００７】（手段２）少なくとも接続孔下部と接続孔
壁面を覆うアンチヒューズを用いた半導体記憶装置の製
造方法において、少なくとも、下部電極となる第１配線
層を形成する工程と、接続孔を形成する工程と、少なく
ともゲート電極、素子分離領域、下部配線によるいずれ
かの下地段差上に形成されるアンチヒューズを形成する
接続孔内のみに金属層を形成する工程と、アンチヒュー
ズを形成する工程と、上部電極となる第２配線層を形成
する工程からなることを特徴とする半導体装置の製造方
法。
壁面を覆うアンチヒューズを用いた半導体記憶装置の製
造方法において、少なくとも、下部電極となる第１配線
層を形成する工程と、接続孔を形成する工程と、少なく
ともゲート電極、素子分離領域、下部配線によるいずれ
かの下地段差上に形成されるアンチヒューズを形成する
接続孔内のみに金属層を形成する工程と、アンチヒュー
ズを形成する工程と、上部電極となる第２配線層を形成
する工程からなることを特徴とする半導体装置の製造方
法。
【０００８】（手段３）前記手段１の半導体装置におい
て、アンチヒューズ下層あるいは、アンチヒューズ下部
電極上に形成する金属層を構成する主要素がチタン、ニ
ッケル、クロム、コバルトあるいは前記金属の組合せか
らなる合金であることを特徴とする手段１記載の半導体
装置。
て、アンチヒューズ下層あるいは、アンチヒューズ下部
電極上に形成する金属層を構成する主要素がチタン、ニ
ッケル、クロム、コバルトあるいは前記金属の組合せか
らなる合金であることを特徴とする手段１記載の半導体
装置。
【０００９】（手段４）少なくとも接続孔下部と接続孔
壁面を覆うアンチヒューズを用いた半導体記憶装置の製
造方法において、少なくとも、下部電極となる第１配線
層を形成する工程と、接続孔を形成する工程と、接続孔
全面をエッチングする工程と、アンチヒューズを形成す
る工程と、上部電極となる第２配線層を形成する工程か
らなることを特徴とする半導体装置の製造方法。
壁面を覆うアンチヒューズを用いた半導体記憶装置の製
造方法において、少なくとも、下部電極となる第１配線
層を形成する工程と、接続孔を形成する工程と、接続孔
全面をエッチングする工程と、アンチヒューズを形成す
る工程と、上部電極となる第２配線層を形成する工程か
らなることを特徴とする半導体装置の製造方法。
【００１０】
【作用】能動素子あるいは下部配線が下地段差となり、
アンチヒューズを形成するところの層間絶縁膜膜厚は下
地段差構造により異なる。これにより接続孔形成時のド
ライエッチングにおけるオーバーエッチング量の違いを
きたし、接続孔底形状が異なること、アンチヒューズを
形成する接続孔深さが異なり、アンチヒューズとなるア
モルファスシリコンの膜厚は下地段差ごとで異なること
の２点が原因で、アンチヒューズ書き込み電圧のばらつ
きが発生する。
アンチヒューズを形成するところの層間絶縁膜膜厚は下
地段差構造により異なる。これにより接続孔形成時のド
ライエッチングにおけるオーバーエッチング量の違いを
きたし、接続孔底形状が異なること、アンチヒューズを
形成する接続孔深さが異なり、アンチヒューズとなるア
モルファスシリコンの膜厚は下地段差ごとで異なること
の２点が原因で、アンチヒューズ書き込み電圧のばらつ
きが発生する。
【００１１】本発明は下地段差上に形成され、アンチヒ
ューズ膜厚が厚く、書き込み電圧が高いアンチヒューズ
下層の接続孔内に、Ｔｉ等の金属層を選択的に形成し、
書き込み電圧をさげ、全体のばらつきを抑えるものであ
る。従来アンチヒューズには下部電極としてＴｉＮ等の
バリア層を利用することが一般的であり、これはフォト
工程の反射防止膜として量産的に有効であるためであ
る。Ｔｉは反射防止膜として有効でないため、直接バリ
ア層に用いることはできないが、化学的に活性であり、
アンチヒューズを構成するアモルファスシリコンとはＴ
ｉＮと比較して容易に反応すると考えられる。従って、
書き込み電圧の高い部分に選択的に配置することによ
り、その部分の書き込み電圧を低減するのに効果があ
る。また、層間絶縁膜の薄い部分で、接続孔底部がえぐ
れた部分にＴｉを形成するために、接続孔底部形状によ
る書き込み電圧のばらつきも抑制できる。
ューズ膜厚が厚く、書き込み電圧が高いアンチヒューズ
下層の接続孔内に、Ｔｉ等の金属層を選択的に形成し、
書き込み電圧をさげ、全体のばらつきを抑えるものであ
る。従来アンチヒューズには下部電極としてＴｉＮ等の
バリア層を利用することが一般的であり、これはフォト
工程の反射防止膜として量産的に有効であるためであ
る。Ｔｉは反射防止膜として有効でないため、直接バリ
ア層に用いることはできないが、化学的に活性であり、
アンチヒューズを構成するアモルファスシリコンとはＴ
ｉＮと比較して容易に反応すると考えられる。従って、
書き込み電圧の高い部分に選択的に配置することによ
り、その部分の書き込み電圧を低減するのに効果があ
る。また、層間絶縁膜の薄い部分で、接続孔底部がえぐ
れた部分にＴｉを形成するために、接続孔底部形状によ
る書き込み電圧のばらつきも抑制できる。
【００１２】また、本発明の書き込み電圧ばらつき低減
の別の手段として、アンチヒューズを形成する接続孔の
形成後、再度ドライエッチングを用いて全ての接続孔表
面をエッチングして、接続孔底部の形状を均一にするこ
とがある。その形状は接続孔底部端でテーパー状になる
ように加工する。この手段では、通常工程に簡便なドラ
イエッチング工程１工程を加えるのみで書き込み電圧の
ばらつきを解決できること、接続孔底部端をテーパー形
状にすることで、アンチヒューズにかかる電界強度が緩
和され、書き込み前状態の信頼性向上につながるという
利点がある。
の別の手段として、アンチヒューズを形成する接続孔の
形成後、再度ドライエッチングを用いて全ての接続孔表
面をエッチングして、接続孔底部の形状を均一にするこ
とがある。その形状は接続孔底部端でテーパー状になる
ように加工する。この手段では、通常工程に簡便なドラ
イエッチング工程１工程を加えるのみで書き込み電圧の
ばらつきを解決できること、接続孔底部端をテーパー形
状にすることで、アンチヒューズにかかる電界強度が緩
和され、書き込み前状態の信頼性向上につながるという
利点がある。
【００１３】
（実施例１）図１（ａ）は本発明のアンチヒューズ下部
に金属層を形成した場合の半導体記憶装置の断面図であ
る。以下、図１（ａ）に従って、本発明の半導体記憶装
置の構造一例を説明する。１０１は半導体基板である。
１０２は素子分離領域であり、半導体基板１０１より
０.２ミクロン程度高くなっている。１０３は素子分離
領域１０２上のゲート電極であり、膜厚は０.３ミクロ
ン程度ある。１０４は第１層間絶縁膜で半導体基板と第
１層配線間を絶縁する。この段階で素子分離領域１０
２、ゲート電極１０３により段差が生じ、第１層間絶縁
膜１０４は高い部分と低い部分でおよそ０.４ミクロン
の高低差ができる。１０５は第１配線層であり、おもに
Ｃｕを添加したＡｌ等の金属をスパッタ法により形成す
る。１０６は第１配線層１０５上に形成されるフォト反
射防止膜層であると同時に、アンチヒューズと第１配線
層１０５との自発的なシリサイド反応を防ぐ第１バリア
層であり、例えば、スパッタ法により第１配線層１０５
と同時にＴｉＮを用いて形成される。膜厚は０.１ミク
ロン程度である。１０７は第１配線層１０５と第２配線
層を絶縁するための第２層間絶縁膜である。第２層間絶
縁膜１０７はスピンオングラス法により平坦化される。
この平坦化により、第１層間絶縁膜１０４で生じる高低
差は第２層間絶縁膜１０７表面では解消されていて、第
２配線層の段差での断線を防ぐことができる。従って、
第２層間絶縁膜１０７は膜厚差が生じ、例えば、シリコ
ン酸化膜０.８ミクロンを堆積した場合、素子分離領域
１０２、ゲート電極１０３の重なった最も高い段差上で
は０.５ミクロン程度の膜厚となり、シリコン基板１０
１上で段差のない部分では０.８ミクロン程度となる。
つまり、第２層間絶縁膜１０７の膜厚は厚い部分と薄い
部分で０.３ミクロンの差がある。 １０８はアンチヒ
ューズを介して第１配線層２０５と第２配線層を接続す
るための接続孔であり、かつ素子分離領域１０２、ゲー
ト電極１０３の重なった最も高い段差上で形成された接
続孔である。１０９は接続孔１０８と同様な接続孔であ
り、かつ下地段差の存在しない、シリコン基板上に形成
された接続孔である。接続孔１０９は第２層間絶縁膜１
０７の膜厚０.８ミクロンの厚い部分に形成され、シリ
コン酸化膜残りを防ぐために３０％程度のオーバーエッ
チングを施し、１.０４ミクロン相当のシリコン酸化膜
をエッチングすることで形成される。この場合では接続
孔１０９底の第１バリア層１０６は１００オングストロ
ーム程度エッチングされるのみで、底部形状は水平とな
る。これに対し、接続孔１０８は第２層間絶縁膜１０７
の膜厚０.５ミクロンの薄い部分に形成されていて、前
記のドライエッチングにより１１０％のオーバーエッチ
ングで形成されることとなる。従って、接続孔１０８底
の第１バリア層１０６は４００オングストローム程度エ
ッチングされて、底部形状はすり鉢状となる。１１０は
金属層であり、例えばＴｉを用いて、スパッタ法で形成
され、膜厚は４００オングストローム程度とする。金属
層１１０はフォト、エッチング工程を経て、最も高い段
差上に形成された接続孔１０８内のみに選択的にパター
ニングされ、接続孔１０９のような下地段差の低い部分
では除去する。金属層１１０を形成することにより、シ
リサイド反応が起こりやすくなり、書き込み電圧を下げ
る効果があるため、書き込み電圧の高くなる接続孔内に
のみ、金属層１１０を形成することが書き込み電圧のば
らつきを低減するのに有効である。アンチヒューズ１１
１はアンチヒューズであり、おもに化学気相法によりア
モルファスシリコンで形成され、接続孔１０８および接
続孔１０９内にパターニングされる。膜厚は０.１ミク
ロン程度とする。１１２は第２バリア層であり、アンチ
ヒューズ１１１と第２配線層２１０との自発的なシリサ
イド反応を防ぐ役割を持つ。第２バリア層１１２には例
えば第１バリア層１０６と同様の金属を、例えばＴｉＮ
を用いる。また、アンチヒューズ１１１を配置しない通
常の配線接続孔部分の抵抗を下げるために、下層にＴ
ｉ、上層にＴｉＮを用いる２層構造とする場合もある。
膜厚は例えばＴｉで４００オングストローム、ＴｉＮで
０.１ミクロン程度である。１１２は第２配線層であ
り、おもにＣｕを添加したＡｌ等の金属により形成す
る。以上、従来の第１配線と第２配線間に形成されるア
ンチヒューズの構造の１例を示した。
に金属層を形成した場合の半導体記憶装置の断面図であ
る。以下、図１（ａ）に従って、本発明の半導体記憶装
置の構造一例を説明する。１０１は半導体基板である。
１０２は素子分離領域であり、半導体基板１０１より
０.２ミクロン程度高くなっている。１０３は素子分離
領域１０２上のゲート電極であり、膜厚は０.３ミクロ
ン程度ある。１０４は第１層間絶縁膜で半導体基板と第
１層配線間を絶縁する。この段階で素子分離領域１０
２、ゲート電極１０３により段差が生じ、第１層間絶縁
膜１０４は高い部分と低い部分でおよそ０.４ミクロン
の高低差ができる。１０５は第１配線層であり、おもに
Ｃｕを添加したＡｌ等の金属をスパッタ法により形成す
る。１０６は第１配線層１０５上に形成されるフォト反
射防止膜層であると同時に、アンチヒューズと第１配線
層１０５との自発的なシリサイド反応を防ぐ第１バリア
層であり、例えば、スパッタ法により第１配線層１０５
と同時にＴｉＮを用いて形成される。膜厚は０.１ミク
ロン程度である。１０７は第１配線層１０５と第２配線
層を絶縁するための第２層間絶縁膜である。第２層間絶
縁膜１０７はスピンオングラス法により平坦化される。
この平坦化により、第１層間絶縁膜１０４で生じる高低
差は第２層間絶縁膜１０７表面では解消されていて、第
２配線層の段差での断線を防ぐことができる。従って、
第２層間絶縁膜１０７は膜厚差が生じ、例えば、シリコ
ン酸化膜０.８ミクロンを堆積した場合、素子分離領域
１０２、ゲート電極１０３の重なった最も高い段差上で
は０.５ミクロン程度の膜厚となり、シリコン基板１０
１上で段差のない部分では０.８ミクロン程度となる。
つまり、第２層間絶縁膜１０７の膜厚は厚い部分と薄い
部分で０.３ミクロンの差がある。 １０８はアンチヒ
ューズを介して第１配線層２０５と第２配線層を接続す
るための接続孔であり、かつ素子分離領域１０２、ゲー
ト電極１０３の重なった最も高い段差上で形成された接
続孔である。１０９は接続孔１０８と同様な接続孔であ
り、かつ下地段差の存在しない、シリコン基板上に形成
された接続孔である。接続孔１０９は第２層間絶縁膜１
０７の膜厚０.８ミクロンの厚い部分に形成され、シリ
コン酸化膜残りを防ぐために３０％程度のオーバーエッ
チングを施し、１.０４ミクロン相当のシリコン酸化膜
をエッチングすることで形成される。この場合では接続
孔１０９底の第１バリア層１０６は１００オングストロ
ーム程度エッチングされるのみで、底部形状は水平とな
る。これに対し、接続孔１０８は第２層間絶縁膜１０７
の膜厚０.５ミクロンの薄い部分に形成されていて、前
記のドライエッチングにより１１０％のオーバーエッチ
ングで形成されることとなる。従って、接続孔１０８底
の第１バリア層１０６は４００オングストローム程度エ
ッチングされて、底部形状はすり鉢状となる。１１０は
金属層であり、例えばＴｉを用いて、スパッタ法で形成
され、膜厚は４００オングストローム程度とする。金属
層１１０はフォト、エッチング工程を経て、最も高い段
差上に形成された接続孔１０８内のみに選択的にパター
ニングされ、接続孔１０９のような下地段差の低い部分
では除去する。金属層１１０を形成することにより、シ
リサイド反応が起こりやすくなり、書き込み電圧を下げ
る効果があるため、書き込み電圧の高くなる接続孔内に
のみ、金属層１１０を形成することが書き込み電圧のば
らつきを低減するのに有効である。アンチヒューズ１１
１はアンチヒューズであり、おもに化学気相法によりア
モルファスシリコンで形成され、接続孔１０８および接
続孔１０９内にパターニングされる。膜厚は０.１ミク
ロン程度とする。１１２は第２バリア層であり、アンチ
ヒューズ１１１と第２配線層２１０との自発的なシリサ
イド反応を防ぐ役割を持つ。第２バリア層１１２には例
えば第１バリア層１０６と同様の金属を、例えばＴｉＮ
を用いる。また、アンチヒューズ１１１を配置しない通
常の配線接続孔部分の抵抗を下げるために、下層にＴ
ｉ、上層にＴｉＮを用いる２層構造とする場合もある。
膜厚は例えばＴｉで４００オングストローム、ＴｉＮで
０.１ミクロン程度である。１１２は第２配線層であ
り、おもにＣｕを添加したＡｌ等の金属により形成す
る。以上、従来の第１配線と第２配線間に形成されるア
ンチヒューズの構造の１例を示した。
【００１４】また金属層１１０を構成する主要素はチタ
ンを一例に示したが、ニッケル、クロム、コバルトある
いは前記金属の組合せからなる合金で形成しても同様の
効果が得られる。従来の半導体製造方法との整合性を考
慮すれば、チタンを用いることが最も有効であるといえ
る。
ンを一例に示したが、ニッケル、クロム、コバルトある
いは前記金属の組合せからなる合金で形成しても同様の
効果が得られる。従来の半導体製造方法との整合性を考
慮すれば、チタンを用いることが最も有効であるといえ
る。
【００１５】また本発明は第１配線層、第２配線層間の
アンチヒューズに適用した１例を示したが、第２配線層
以上の配線層間に本発明を適用可能である。
アンチヒューズに適用した１例を示したが、第２配線層
以上の配線層間に本発明を適用可能である。
【００１６】（実施例２）図１（ｂ）は本発明の接続孔
形成後に、ドライエッチング処理を施した場合の半導体
記憶装置の断面図である。以下、図１（ｂ）に従って、
本発明による半導体記憶装置の構造の一例を示す。接続
孔形成までの構造は実施例１と同様であり、接続孔１０
９底部形状は水平となる。これに対し、接続孔１０８底
部形状はすり鉢状となる。そこで、接続孔開口後、接続
孔１０８及び１０９の底部の第１バリア層１０６表面を
ドライエッチング処理する。エッチングガスには例えば
ＣＨＦ３、ＣＦ４の混合ガスを用いることで、ＴｉＮで
構成される第１バリア層１０６に対してエッチングレー
トは０.１ミクロン毎分程度と大きくないために、２０
０オングストローム程度バリア層１０６のエッチングで
も安定した処理が可能である。上記エッチング処理によ
り、エッチングレートが大きくないこと、接続孔内部の
エッチングであることから、従来の接続孔１０８、１０
９はそれぞれ図１（ｂ）１１４、１１５に示す接続孔の
ように、いずれも均一な前記接続孔底部端でテーパー形
状となる。次に、アンチヒューズ、アモルファスシリコ
ンの堆積の工程へと続くが、以後の工程は前記実施例１
に示した例と同様である。
形成後に、ドライエッチング処理を施した場合の半導体
記憶装置の断面図である。以下、図１（ｂ）に従って、
本発明による半導体記憶装置の構造の一例を示す。接続
孔形成までの構造は実施例１と同様であり、接続孔１０
９底部形状は水平となる。これに対し、接続孔１０８底
部形状はすり鉢状となる。そこで、接続孔開口後、接続
孔１０８及び１０９の底部の第１バリア層１０６表面を
ドライエッチング処理する。エッチングガスには例えば
ＣＨＦ３、ＣＦ４の混合ガスを用いることで、ＴｉＮで
構成される第１バリア層１０６に対してエッチングレー
トは０.１ミクロン毎分程度と大きくないために、２０
０オングストローム程度バリア層１０６のエッチングで
も安定した処理が可能である。上記エッチング処理によ
り、エッチングレートが大きくないこと、接続孔内部の
エッチングであることから、従来の接続孔１０８、１０
９はそれぞれ図１（ｂ）１１４、１１５に示す接続孔の
ように、いずれも均一な前記接続孔底部端でテーパー形
状となる。次に、アンチヒューズ、アモルファスシリコ
ンの堆積の工程へと続くが、以後の工程は前記実施例１
に示した例と同様である。
【００１７】
【発明の効果】以上本発明によれば、アンチヒューズを
用いた半導体記憶装置において書き込み電圧のばらつき
を著しく抑えることが可能となり、書き込み後抵抗のば
らつき低減、書き込み前後でのアンチヒューズ信頼性を
向上させることができる。
用いた半導体記憶装置において書き込み電圧のばらつき
を著しく抑えることが可能となり、書き込み後抵抗のば
らつき低減、書き込み前後でのアンチヒューズ信頼性を
向上させることができる。
【図１】本発明の半導体記憶装置の断面図。
【図２】従来の半導体記憶装置の断面図。
半導体基板 １０１ ２０１ 素子分離領域 １０２ ２０２ ゲート電極 １０３ ２０３ 第１層間絶縁膜 １０４ ２０４ 第１配線層 １０５ ２０５ 第１バリア層 １０６ ２０６ 第２層間絶縁膜 １０７ ２０７ 接続孔 １０８ １０９ １１４ １
１５ ２０８ 金属層 １１０ アンチヒューズ １１１ ２１１ 第２バリア層 １１２ ２１２ 第２配線層 １１３ ２１３
１５ ２０８ 金属層 １１０ アンチヒューズ １１１ ２１１ 第２バリア層 １１２ ２１２ 第２配線層 １１３ ２１３
Claims (4)
- 【請求項１】少なくとも接続孔下部と接続孔壁面を覆う
アンチヒューズを用いた半導体記憶装置において、少な
くとも、ゲート電極、素子分離領域、下部配線によるい
ずれかの下地段差上に形成されるアンチヒューズの下
層、およびアンチヒューズ下部電極上層の接続孔内に金
属層を有することを特徴とする半導体記憶装置。 - 【請求項２】少なくとも接続孔下部と接続孔壁面を覆う
アンチヒューズを用いた半導体記憶装置の製造方法にお
いて、少なくとも、下部電極となる第１配線層を形成す
る工程と、接続孔を形成する工程と、少なくともゲート
電極、素子分離領域、下部配線によるいずれかの下地段
差上に形成されるアンチヒューズを形成する接続孔内の
みに金属層を形成する工程と、アンチヒューズを形成す
る工程と、上部電極となる第２配線層を形成する工程か
らなることを特徴とする半導体記憶装置の製造方法。 - 【請求項３】前記請求項１の半導体装置において、アン
チヒューズ下層あるいは、アンチヒューズ下部電極上に
形成する金属層を構成する主要素がチタン、ニッケル、
クロム、コバルトあるいは前記金属の組合せからなる合
金であることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項４】少なくとも接続孔下部と接続孔壁面を覆う
アンチヒューズを用いた半導体記憶装置の製造方法にお
いて、少なくとも、下部電極となる第１配線層を形成す
る工程と、接続孔を形成する工程と、接続孔全面をエッ
チングする工程と、アンチヒューズを形成する工程と、
上部電極となる第２配線層を形成する工程からなること
を特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7204543A JPH0955474A (ja) | 1995-08-10 | 1995-08-10 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7204543A JPH0955474A (ja) | 1995-08-10 | 1995-08-10 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955474A true JPH0955474A (ja) | 1997-02-25 |
Family
ID=16492265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7204543A Pending JPH0955474A (ja) | 1995-08-10 | 1995-08-10 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955474A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302877B1 (ko) * | 1999-09-15 | 2001-11-07 | 황인길 | 필드 프로그램에블 게이트 어레이 제조 방법 |
| KR100852844B1 (ko) * | 2005-07-13 | 2008-08-18 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
-
1995
- 1995-08-10 JP JP7204543A patent/JPH0955474A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302877B1 (ko) * | 1999-09-15 | 2001-11-07 | 황인길 | 필드 프로그램에블 게이트 어레이 제조 방법 |
| KR100852844B1 (ko) * | 2005-07-13 | 2008-08-18 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US7566972B2 (en) | 2005-07-13 | 2009-07-28 | Seiko Epson Corporation | Semiconductor device and method for manufacturing the semiconductor device |
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