JP4520562B2 - Ｄｒａｍキャパシタを形成する方法、及びそれにより作製されたキャパシタ - Google Patents

Description

【０００１】
【産業上の利用分野】
本件発明は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の製作及びデバイス、より詳しくはダイナミックランダムアクセスメモリセルのキャパシタを形成する方法、及びそれによって形成されるメモリセルに関する。
【０００２】
【従来の技術】
高密度ＤＲＡＭ半導体チップに対する要求を満たすために、サブミクロンの特徴を利用した超小型化が行われている。しかし、低コストで高いＤＲＡＭの集積度を達成するには、新しいデザイン及び技術の集積が必要とされる。特にＤＲＡＭストレージセルはトランジスタとキャパシタから構成され、ワード線の信号によってトランジスタのゲートが制御され、そしてストレージキャパシタの論理レベルによって示されるデータがビット線の信号を通してキャパシタに書き込まれ、あるいは読み出される。
【０００３】
近年のＤＲＡＭセルに対するデザインと製造工程は、ここで参照文献として組み込まれる、アメリカ特許第5、792、960号に記載され、そこではポリシリコンＤＲＡＭキャパシタがデバイス分離絶縁体に組み込まれた下層ビット線を用いたポリシリコントランジスタゲート構造を伴いながら垂直方向に配列されている。ＤＲＡＭキャパシタとＤＲＡＭセルを製作するための他の方法が、ここで全て参照文献として組み込まれる、アメリカ特許第5、482、886、5、648、290、5、677、222及び5、792、690号を参照することによって見つけられる。ＥＤＲＡＭに対するスタック／トレンチキャパシタのようなサブミクロンの特徴を達成するための現在の方法は全体として複雑なものであるように思われる。
【０００４】
【発明が解決しようとする課題】
一般的に、メモリセルの読み出しにおける高いシグナル／ノイズ比を維持し、かつソフトエラー（アルファ粒子界面による）を減少するために高キャパシタンスのキャパシタを有するＤＲＡＭセルを製作することが望まれている。しかし、小さい外形のサイズを達成し、かつコスト的に有効な製造工程を利用することもまた望まれている。何らかの与えられた誘電率に対して、キャパシタの領域が大きくなれば成る程、キャパシタンスも大きくなるので、キャパシタンスとセルのサイズのあいだで妥協がされるかもしれない。しかし、キャパシタンスを減少させるよりもむしろ、高い誘電定数を持つフィルムを用いて全体のキャパシタンスを減少させることなしにサイズを減少させることが望ましい。コスト的に有効な製造において常に、ＤＲＡＭキャパシタの形成に対するプロセスのステップとマスク合わせが最小となることが必要とされる。そこで、プロセスにおいて使われるマスクの数、及び／あるいは集積論理メモリチップのデバイスのサイズとを減少させることが望まれている。
【０００５】
【課題を解決するための手段】
本発明は、ＭＯＳＦＥＴの形成に続いて唯一の追加のマスクのみを必要とするＭＯＳＦＥＴを有するＤＲＡＭセルのＤＲＡＭキャパシタを形成するための方法を提供する。従来はＭＯＳＦＥＴは半導体基板の中及び上に形成され、ストレージキャパシタはトランジスタの上部の誘電体層に提供される溝に形成されてきた。本件発明の方法によれば、単一の集積基板上にメモリとプロセスデバイスの両方を形成する方法と互換な技術を用いて０．５平方ミクロンまでＤＲＡＭセルサイズを減少することができる。
【０００６】
【実施例】
図１から図８はセルのトランジスタ上にＤＲＡＭセルのキャパシタを形成するための方法に含まれる連続したステップを示す側面断面図である。本発明は、ＤＲＡＭ電界効果トランジスタ（ＦＥＴ）のゲート電極を覆う誘電体層の単一のＤＲＡＭキャパシタの形成を示すＤＲＡＭの部分に関して説明される。ＤＲＡＭセルや集積された半導体のプロセス及びメモリデバイスに用いられるトランジスタの形成は技術的に良く知られている。例えば、ここで参照文献として組み入れられる、そのようなトランジスタの形成に対して開示した、アメリカ特許第5,648,290号を参照されたい。
【０００７】
図１を参照すると、典型的なＤＲＡＭセルのｎ形ＭＯＳＦＥＴは、シリコン基板５に形成された、ゲート電極２、ｎ＋ソース領域３、ｎ＋ドレイン領域４を含んでいる。ソース、ドレイン領域３と４は一般的にゲート電極２と、それぞれ少ないドープ領域６と７によって隔てられている。図のようにフィールド酸化物８もまた、提供されている。ＦＥＴの表面上に形成されたコンフォーマル誘電体層１２とコンフォーマル層１２上に形成された平坦化上部誘電体層１３もまた示された。典型的にはゲート電極２はポリシリコンあるいはポリサイドであり、コンフォーマル誘電体層１２は高密度堆積シリコン酸化物で、上部誘電体層１３は化学気相堆積（ＣＶＤ）シリコン酸化物層である。しかし、誘電体層１２と１３は両方とも高密度プラズマシリコン酸化物でもありえる。現在のプロセス技術で高密度プラズマシリコン酸化物は終端処理誘電体として最も一般的な選択である。これは、高密度シリコン酸化物が狭いギャップを満たすことに関して最良の結果を与えるように見られることと、ＣＶＤプロセスに比べて低い温度で堆積できることが理由である。代わりに誘電体１２と１３は、ホウリンケイ酸ガラス、リンケイ酸ガラス、リン及び／あるいはホウ素ドープのテトラエチルオルトケイ酸から形成されたガラス、スピンオンガラス、あるいはポリマー、フッ素酸化物、及び水素シルセスキオサン（hydrogen silsesquioxan）のような他の誘電定数の膜であるかもしれない。セルのコンフォーマル誘電体層１２を通してソース３及びドレイン４への接続を介して電気を提供するためのタングステンや銅のプラグ１４及び１５のような伝導性のプラグもまた示された。
【０００８】
本発明に従って、従来のフォトリソグラフ技術が、少なくともプラグ１４とプラグ１４に隣接するコンフォーマル誘電体層１２の一部を覆う溝あるいは井戸領域１６を規定するために用いられた。井戸は従来のエッチング技術によってプラグ１４と隣接するコンフォーマル誘電体層とプラグ１４の表面へと貫くエッチングによって平坦化誘電体層１３の中に形成される。
【０００９】
その後、図３に示されたように、好ましくは高い仕事関数の、伝導体電極層１７が、トレンチ１６の壁も含み、デバイス１の露出表面上に形成される。高い誘電体膜１８が伝導体層１７の上に堆積される。「高い誘電体」とは一般にシリコン二酸化物（約３．９）より大きい誘電定数を有する材料について言うが、とても高い集積度の（サブミクロン）メモリへの応用の特定の目的に対しては、誘電定数は少なくとも２０−３０で、好ましくは必要とされるキャパシタンスを達成するためには、より高くあるべきである。本発明に有益で適したキャパシタ誘電体の例はＴａ₂Ｏ₅及び（Ｂａ，Ｓｒ）ＴｉＯ₃を含んでいる。これらの材料の膜の誘電率はそれぞれ、３０−４０と１０００−２０００との範囲に分布している。電極層１７にたいして用いられる材料は、二つの層の界面で直列抵抗を形成するので、誘電体材料と相互作用しないように共存すべきである。一般に高い仕事関数の金属（例えばＡｇ，Ｃｕ，Ａｕ）；耐火性金属あるいはそのシリサイド（例えばＷ，Ｖ，Ｐｔ，Ｐｄ，Ｎｉ，Ｔｉ，Ｍｏ，Ｔａ，Ｃｏあるいはそのシリサイド）；チッカ物（例えばＴｉやＡｌチッカ物）；伝導性酸化物（例えば、ＲｕＯ₂，ＩｒＯ₂，ＳｒＲｕＯ₃）、が電極材料として用いられる。しかし、現在の製造技術と共存でき、必要とされるマスクの数を最小化するために、以下に述べられる際に堆積される上部電極２０がプラグ２１に対する障壁材料としても動作する。高い誘電定数の膜と良い接触を提供すべきであるので、底部電極に対してはＰｔ，ＰｔＳｉ₂，Ｎｉ，ＮｉＳｉ₂やＣｕが好まれる。
【００１０】
溝１６を規定するために用いられるマスクは、通常のセルの製造に必要とされる他のマスクに加えてＤＲＡＭセルのＤＲＡＭキャパシタを形成するために必要とされる唯一の「特別の」マスクであることに注意が必要である。
【００１１】
高誘電率層１８の堆積に続いて、第二の溝あるいは井戸１９が従来のマスク及びエッチング技術を用いて形成される。図４に示されたようにこの溝は、図３に示されたデバイスの表面から下に向かって層１８、１７そして１３を貫いてプラグ１５まで延びている。溝１９の形成に続いて、上部キャパシタ電極層２０がデバイスの表面上に形成される。そして上部プラグ層２１が（図６を参照されたい）デバイスの表面を覆うように形成される。このプラグ層２１は溝１６、１９を満たす。デバイスの表面は、キャパシタ電極間、あるいはプレート１７と２０の間の誘電体層１８からなるＤＲＡＭキャパシタを示す図７に示された構造を残して化学機械研磨のような物で取り除かれる。図８を参照して理解されるように、一つのマスクを用いて、ＤＲＡＭキャパシタとプラグ２１の両方の上部の表面は金属化され、かつ保護用酸化物被覆が提供される。
【００１２】
示されたデバイスの様々な層に対する典型的な厚さは、コンフォーマル誘電体層１２に対しては８０００Åから１０、０００Åで、上部誘電体層１３に対しては１０、０００Åから１２、０００Åで、底部キャパシタ電極層１７に対しては３００Åから５００Å、高誘電定数層１８に対しては１００Åから５００Å、キャパシタの上部電極２０に対しては３００Åから５００Åである。
【００１３】
キャパシタの様々な層、すなわちキャパシタ電極１７、２０及び高誘電率層１８は従来の良く知られたプロセス技術を用いて形成される。典型的には、層は堆積される材料に応じてスパッタあるいは化学気相堆積法のどちらかで形成される。一般的にはスパッタでは、用いられる材料に対するＣＶＤ堆積膜と同じらいの品質のスパッタ膜が与えられ、集積されたＤＲＡＭセルの製造において常に好まれる低い温度のプロセスを提供する。
【００１４】
【発明の効果】
本件発明によれば、セルサイズの減少されたＤＲＡＭキャパシタ及びトランジスタからなる集積ＤＲＡＭセルを提供することができる。
【図面の簡単な説明】
【図１】 図１は、伝導体プラグと誘電体上部層を有するトランジスタを示す図である。
【図２】 図２は、上部誘電体の一部をエッチングし、伝導体プラグの一つを部分的に覆う窓を示した図である。
【図３】 図３は、第一の伝導体層と高誘電定数層を図２のデバイスの表面上に堆積した結果を示した図である。
【図４】 図４は、堆積層とトランジスタの上部誘電体を通して第二の伝導体プラグまで窓をエッチングした後の図３のデバイスを示した図である。
【図５】 図５は、第一の窓領域にキャパシタ構造を形成するためにその上に第二の伝導体層を堆積した後の図４のデバイスを示した図である。
【図６】 図６は、以前に形成されたトレンチ（窓）を満たすために伝導体プラグ層が形成された後の図５のデバイスを示した図である。
【図７】 図７は、トランジスタの上部誘電体のレベルまで堆積された層を除去した後の図６のデバイスを示した図である。
【図８】 図８は、既に形成されたキャパシタと伝導体通過プラグの上に上部電極層と保護酸化物層を堆積した後の図７のデバイスを示す図である。
【符号の説明】
１ デバイス
２ ゲート電極
３ ｎ＋ソース領域
４ ｎ＋ドレイン領域
５ シリコン基板
６、７ 少ないドープ領域
８ フィールド酸化物
１２ コンフォーマル誘電体層
１３ 平坦化誘電体層
１４、１５ プラグ
１６、１９ 井戸（溝）
１７ 伝導体電極層（キャパシタ電極）
１８ 誘電体層
２０ 上部電極
２１ プラグ層

Claims (6)

1. その上に第一および第二の誘電体層及び、前記第一の誘電体層を通して第一および第二の伝導性プラグを有するＤＲＡＭトランジスタを含むＤＲＡＭセルにキャパシタを形成するための方法であって、
   ａ）前記第二の誘電体層に第一の井戸を形成するステップであって、前記第一の井戸が第一の伝導性プラグと前記トランジスタのゲートの上の前記第一の伝導性プラグに隣接した第一の誘電体層の領域の部分を露出するステップ、
   ｂ）前記セルの露出表面に第一のキャパシタメッキ膜を堆積するステップ、
   ｃ）前記第一のキャパシタメッキ膜の上に高誘電体層を堆積するステップ、
   ｄ）前記第二の伝導性プラグを露出する前記第二の誘電体層の中に第二の井戸を形成するステップ、
   ｅ）前記第一の井戸の中にキャパシタ構造、及び前記第二のプラグ上の前記第二の井戸の中に障壁層を形成するために、前記露出表面上に第二のキャパシタメッキ膜を堆積するステップ、
   ｆ）前記第一及び第二の井戸を伝導性プラグ層で満たすステップ、
   ｇ）前記第一及び第二の井戸の上の表面層を前記高誘電体層の高さまで、かつ前記第一及び第二の井戸領域に隣接した領域においては前記第二の誘電体層の表面の高さまで表面層を除去するステップ、及び
   ｈ）前記キャパシタの表面を金属化するステップ、
   を含むことを特徴とする方法。
2. 請求項１記載の方法において、前記第一及び第二のプラグが、前記トランジスタのソース及びドレイン領域のそれぞれと接触することを特徴とするステップ。
3. 請求項１記載の方法において、前記キャパシタの前記高誘電体層の誘電定数が少なくとも２０であることを特徴とする方法。
4. 請求項３記載の方法において、前記高誘電体層がＴａ _２ Ｏ _５ 及び（Ｂａ，Ｓｒ）ＴｉＯ _３ から選択されることを特徴とする方法。
5. 請求項１記載の方法において、前記第一のキャパシタメッキ膜が、高い仕事関数を有する金属、耐火性金属、耐火性金属シリサイド、チッカ金属及び伝導性酸化物からなるグループより選択されることを特徴とする方法。
6. 請求項５記載の方法において、前記第一のキャパシタメッキ膜が、Ａｇ，Ａｕ，Ｗ，Ｖ，Ｐｔ，Ｐｄ，Ｎｉ，Ｍｏ，Ｔａ，Ｃｏ及びそのシリサイド、ＴｉＮ，ＡｌＮ，ＲｕＯ _２ ，ＩｒＯ _２ 及びＳｒＲｕＯ _３ から選択されることを特徴とする方法。

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