JP2011077086A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Abstract

【課題】少ない工数の追加でロジック回路とメタル容量素子とを混載し、かつ、ロジック動作特性の劣化を生じることがない半導体装置の製造方法を提供する。
【解決手段】基板11上に第1層間絶縁膜13を形成し、第1層間絶縁膜13に導電体柱14A、14Bを形成する。第1層間絶縁膜13の上面に溝配線部絶縁膜15を形成する。導電体柱14Bの上方において溝配線部絶縁膜15を除去して容量用開口部151を形成し、第1層間絶縁膜15の上面に容量素子用絶縁膜16を形成する。導電体柱14Aの上方において容量素子用絶縁膜16および第1層間絶縁膜15を除去して配線用溝152を形成する。容量用開口部151および配線用溝152に金属体17A、17Bを埋め込む。容量用開口部152の金属体17Aを容量素子の上部電極とし、配線溝152の金属体17Bをロジック配線とする。
【選択図】図7

Description

本発明は、半導体装置の製造方法および半導体装置に関する。
詳しくは、ロジック回路とメタル容量素子とを混載した半導体装置の製造方法に関する。
例えばDRAM混載LSIのように、ロジック回路と容量素子とを混載したLSIが知られている。近年、半導体装置の高集積化とともにより一層の機能向上が求められていることから、ロジック回路の動作に影響を与えず、かつ、簡易な方法でメタル容量素子を付加する方法が求められている。
特許文献1（特開平4-99372号公報）には、DRAMの容量増加を目的とする半導体装置の製造方法が開示されている。
特許文献1に開示された半導体製造方法を図23に示す。
この特許文献1においては、図23（d）に示されるように、拡散層1aのうえに開口形成されたコンタクトホールにポリSiの導電体5、5aを埋め込む。
導電体5はキャパシタの下部電極となる。
また、導電体5aは、上部のアルミニウム配線層に接続されるビット線コンタクト部となる。
続いて、熱酸化により導電体5、5aの表面に絶縁膜（SiO2）6を形成する（図17（f））。
この絶縁膜6はキャパシタの誘電体となる。
ここで、ビット線コンタクト部となる導電体5aの上部については、フォトリソグラフおよびエッチングにより絶縁膜6を除去する。
キャパシタ電極となるポリSiをCVD法により全面に成長させ、キャパシタの上部電極となる導電体層7を形成する（図17（g））。
全面にPSG（phospho-silicate-glass）からなる絶縁層8を形成し、さらに、導電体5の上にビット線コンタクト用の窓を開口させる（図17（h））。
その上にビット線用配線材としてPVD法によりアルミニウム配線層9を成長させ、その上に保護層10を形成する（図17( i )）。
このようにして下部電極5、誘電体層6および上部電極7からなるキャパシタが形成されると同時に、導電体5aを介したビット線コンタクトが形成される。
この方法によれば、柱状である導電体5の上面および側面を利用してキャパシタ電極の面積を広げ、キャパシタの容量増加を図ることができる。
特開平4-99372号公報
導電体5aを介したビット線コンタクトが形成されているが、特許文献1に記載の方法では、ビット線コンタクト部となる導電体5aの側面に絶縁膜6および導電体層7が残る。
このように導電体5aの側面に絶縁膜6および導電体層7が残ってしまうと、絶縁膜6および導電体層7が寄生容量素子となってしまう。
このような寄生容量はビット線を含めたロジック動作に影響し、デバイス特性が悪くなってしまうという問題が生じる。
また、特許文献1の方法では、導電体5、5aを形成したあとに、絶縁膜6、上部電極7をそれぞれリソグラフィでその都度除去し、さらに、導電体5のうえにビット線コンタクトを形成することになる。
したがって、ロジック回路とキャパシタとを混載するために、リソグラフィ工程を3回以上追加する必要があり、工程数の増大が大きい。
本発明の半導体装置の製造方法は、
ロジック部とメタル容量素子とを混載した半導体装置の製造方法であって、
基板上に第1層間絶縁膜を形成し、
前記第1層間絶縁膜に複数の導電体柱を形成し、
前記複数の導電体柱のいくつかはメタル容量素子の下部電極とするとともに、前記複数の導電体柱の残りのいくつかをロジック部のコンタクトプラグとし、
前記第1層間絶縁膜の上面を平滑化したのちに、前記第1層間絶縁膜の上面に溝配線部絶縁膜を形成し、
前記下部電極の上方において前記溝配線部絶縁膜を除去して容量用開口部を形成し、
前記第1層間絶縁膜の上面に容量素子用絶縁膜を形成し、
前記コンタクトプラグの上方において前記容量素子用絶縁膜および前記第1層間絶縁膜を除去して配線用溝を形成し、
前記容量用開口部および前記配線用溝に金属体を埋め込み、
前記容量用開口部の金属体を容量素子の上部電極とするとともに、前記配線溝の金属体をロジック配線とする
ことを特徴とする。
また、本発明の半導体装置の製造方法は、
ロジック部とメタル容量素子とを混載した半導体装置の製造方法であって、
基板上に第1層間絶縁膜を形成し、
前記第1層間絶縁膜に複数の導電体柱を形成し、
前記複数の導電体柱のいくつかはメタル容量素子の下部電極とするとともに、前記複数の導電体柱の残りのいくつかをロジック部のコンタクトプラグとし、
前記第1層間絶縁膜の上面を平滑化したのちに、前記第1層間絶縁膜の上面に溝配線部絶縁膜を形成し、
前記コンタクトプラグおよび下部電極の上方において前記溝配線部絶縁膜を除去して配線用溝および容量用開口部を形成し、
前記溝配線部絶縁膜の上から容量素子用絶縁膜を形成し、
前記コンタクトプラグの上方において前記容量素子用絶縁膜を除去し、
前記容量用開口部および前記配線用溝に金属体を埋め込み、
前記容量用開口部の金属体を容量素子の上部電極とするとともに、前記配線溝の金属体をロジック配線とする
ことを特徴とする。
このような本発明によれば、ロジック部の要素（コンタクトプラグおよび配線）とメタル容量素子の要素（下部電極および上部電極）とを同時に同じ材料で形成するので、ロジック部とメタル容量素子とを混載するための工数の増加を極めて少なくできる。また、本発明によれば、容量素子用絶縁膜がコンタクトプラグ（導電体柱）の側面や近辺に残ることがないのでロジック部に余計な寄生容量が形成されることがない。したがって、ロジック部とメタル容量素子とを混載していながらも、正確なロジック動作を実現することができる。
第1実施形態に係る半導体装置の製造方法を示す図。 第1実施形態に係る半導体装置の製造方法を示す図。 第1実施形態に係る半導体装置の製造方法を示す図。 第1実施形態に係る半導体装置の製造方法を示す図。 第1実施形態に係る半導体装置の製造方法を示す図。 第1実施形態に係る半導体装置の製造方法を示す図。 第1実施形態に係る半導体装置の製造方法を示す図。 第2実施形態を示す図。 第2実施形態の製造工程を示す図。 第3実施形態を示す図。 変形例1を示す図。 図11中のXII-XII線における断面図。 対比のための一般的な平行平板コンデンサの電極サイズの一例を示す図。 変形例2を示す図。 変形例3を示す図。 図15中のXVI−XVI線における断面図。 第4実施形態に係る半導体装置の製造方法を示す図。 第4実施形態に係る半導体装置の製造方法を示す図。 第4実施形態に係る半導体装置の製造方法を示す図。 第4実施形態に係る半導体装置の製造方法を示す図。 第4実施形態において、配線用溝の側面に容量素子絶縁膜が残った場合を示す図。 第4実施形態において、配線用溝の側面に容量素子絶縁膜が残った場合を示す図。 従来の半導体製造方法を示す図。
以下、図面を参照して本発明の実施の形態について説明する。
（第1実施形態）
図1から図7は、第1実施形態に係る半導体装置の製造方法を示す図である。
この半導体装置は、ロジック部とメタル容量素子とを混載した半導体装置である。
以下、図面を参照して製造の各工程を説明する。
図1において、基板11上に拡散層12を形成し、さらにその上に第1層間絶縁膜13を形成する。
ここでは特に詳述しないが、回路設計にしたがって、拡散層12には、トランジスタや抵抗などの各種の回路素子が形成される。
たとえば、拡散層12はトランジスタを形成するための素子分離領域（STI）に分割され、各素子分離領域で囲まれた中にソース・ドレイン拡散層が形成される。
そして、基板11の上に絶縁膜を介してゲート電極が形成され、トランジスタとなる。
あるいは、拡散層12には各種の抵抗が形成される。
以下の説明では、図1中において、符号110で示す部分にロジック部を形成し、また、符号120で示す部分にメタル容量素子を形成する場合を説明する。
次に、図2に示すように、第1層間絶縁膜13に導電体柱14A、14Bを形成する。
導電体柱14Aと導電体柱14Bとは同一の構造である。
導電体柱14A、14Bは、一般的なコンタクトホールの開口、埋め込みプロセスによって形成すればよい。
導電体柱14A、14Bを形成した後、平滑化を行う。その後、第1層間絶縁膜13上に溝配線部絶縁膜15を成長させる。そして、図3に示すように、導電体柱14Bの上方を開口させて容量用開口部151を形成する。
次に、図4に示すように、溝配線部絶縁膜15のうえから容量素子絶縁膜16を成長させる。
なお、溝配線部絶縁膜15と容量素子絶縁膜16とは同じ材料（例えばSiO2）で形成してもよい。
次に、図5に示すように、導電体柱14Aの上方において溝配線部絶縁膜15と容量素子絶縁膜16とをエッチングして、導電体柱14Aの上方を開口させる。
これにより、配線用溝152を形成する。
この状態において、導電体柱14Bの直上には容量素子用絶縁膜16が形成されている一方、導電体柱14Aの直上である配線用溝152の底面や側面には絶縁膜は残らない。
もちろん、導電体柱14Aの側面には寄生容量を生むような絶縁膜や導体部は存在しない。
次に、図6に示すように、容量用開口部151および配線用溝152に一般的な配線埋め込みの方法によって金属体17A、17Bを埋め込む。
金属体17A、17Bの好ましい材料としては、たとえば、W、Cu、が例として挙げられる。
一方、たとえば、ポリSiやTiなど、抵抗が大きい材料は好ましくない。
その後、上面を平滑化する。
ここで、導電体柱14B、容量素子絶縁膜16および金属体17Bとの組み合わせによってメタル容量素子120が構成される。すなわち、導電体柱14Bがメタル容量素子の下部電極となり、金属体17Bが上部電極となる。また、導電体柱14Aはコンタクトプラグとなり、金属体17Aは配線となる。
その後、図7に示すように、上層絶縁膜18を形成し、さらに必要であれば順次配線層を形成する。
以上により、ロジック部110とメタル容量素子120とを混載した半導体装置が形成される。
このような第1実施形態によれば、次の効果を奏することができる。
(1)ロジック部110とメタル容量素子120とを混載するにあたり、ロジック部110のコンタクトプラグとメタル容量素子の下部電極とを、導電体柱14A、14Bとして同時に同じ材料で形成する。
また、ロジック部110の配線と容量素子120の上部電極とは、金属体17A、17Bとして同時に同じ材料で形成する。
このようにロジック部の要素（コンタクトプラグおよび配線）とメタル容量素子の要素（下部電極および上部電極）とを同時に同じ材料で形成するので、ロジック部110とメタル容量素子120とを混載するための工数の増加を極めて少なくできる。
すなわち、通常のロジック回路を形成する工数に比べて、本実施形態では、図3に示したように、導電体柱14Bの上方に容量素子用開口部151を設ける工程が増えるだけである。
このように本実施形態によれば、極めて少ない工数の追加でロジック部とメタル容量素子とを混載した半導体装置を製造することができる。
(2)本実施形態によれば、容量素子用絶縁膜16がコンタクトプラグ（導電体柱14A）の側面や近辺に残ることがないのでロジック部110に余計な寄生容量が形成されることがない。したがって、ロジック部110とメタル容量素子120とを混載していながらも、正確なロジック動作を実現することができる。
(3)本実施形態においては、ロジック部の要素（コンタクトプラグおよび配線）とメタル容量素子の要素（下部電極および上部電極）とを同時に同じように形成するので、ロジック部としてもメタル容量素子としても機能を果たせる材料を選択する必要がある。
この点、抵抗が高すぎる材料はロジック配線に適切ではないので、ポリSiやTiではなく、WやCuを用いることとしている。
これにより、ロジック部110とメタル容量素子120とを混載した半導体装置を効率的に製造しながらも、ロジック回路の動作特性が劣化するといった不都合が生じることはない。
（第2実施形態）
次に、本発明の第2実施形態について説明する。
第2実施形態の基本的構成は第1実施形態に同様であるが、メタル容量素子の上部電極が下部電極である導電体柱の側面においても対向しており、電極の対向面積が第1実施形態に比べて広くなっている点に特徴を有する。
具体的には、図8に示すように、上部電極となる金属体17Bは、下部電極である導電体柱14Bの直上を除いて、底面が深くなっている。
このような第2実施形態の製造工程は、第1実施形態の製造工程を一部変更するだけでよい。
すなわち、図9に示すように、容量用開口部151を形成する際に、導電体柱14A、14Bの上面位置よりも深さdだけ下までエッチング加工すればよい。
なお、導電体柱14A、14Bの上面位置よりも深さdだけ下の位置で容量用開口部151のエッチングを停止させるにあたっては、時間でエッチング深さをコントロールしてもよく、あるいは、第1層間絶縁膜13の所定位置にストッパ膜を作りこんでおいてもよい。
このような構成によれば、金属体17B（上部電極）と導電体柱14B（下部電極）とは導電体柱14Bの側面においても対向するようになる。
これにより、金属体17B（上部電極）と導電体柱14B（下部電極）との対向面積が広くなるので、キャパシタの容量をそれだけ大きくすることができる。
すなわち、占有面積は第1実施形態と同様でありながらも、容量を大きくすることができる。
（第3実施形態）
第3実施形態の基本的構成は第１実施形態に同様であるが、第3実施形態においてはメタル容量素子の下部電極が複数の導電体柱で構成されている点にある。
図10に示すように、メタル容量素子120は、複数の導電体柱14B（図10中では4本）を有する。
上部電極としての金属体17Bは、複数の導電体柱14Bと対向できるだけの長さを有している。
これにより、メタル容量素子120の容量を大きくすることができる。
（変形例1）
変形例1を図11に示す。
変形例1では、第3実施形態に示したようにメタル容量素子の下部電極（導電体柱14B）を複数設けておき、さらに、第2実施形態で示したようにメタル容量素子の上部電極が下部電極である導電体柱の側面においても対向している。
このような構成によれば、さらにメタル容量素子の容量を大きくすることができる。
ここで、変形例1のキャパシタ容量を一般的な平行平板コンデンサのキャパシタ容量と対比する。
図12は、図11中のXII-XII線における断面図である。
また、図13は、対比のための一般的な平行平板コンデンサの電極を示す図である。
図12および図13において、"F"は寸法の設計単位である。
図13に示す一般的な平行平板コンデンサの電極の寸法を縦2F、横50Fとする。
このとき、容量面積は、2F×50F＝100F2、である。
これに対して、図12に示す例では、次のようになる。
ここでは、堀込み深さdを2Fとする。
（容量面積）＝{（鉛直面）＋（側面）}×24
＝{π（0.5F）2＋πF×2F}×24
＝169.6F2
このように、堀り込み量dを設けることにより、従来の一般的な平行平板コンデンサと比べて、占有面積は同じでありながら、容量面積を大きくすることができる。
本例では、1.7倍程度にすることができる。
（変形例2）
変形例2を図14に示す。
変形例2では、一つの導電体柱14Bを長く形成している。
そして、この導電体柱14Bに合わせて、上部電極である金属体17Bも長く形成している。
このような構造によっても上部電極と下部電極との対向面積が広くなり、容量を大きくすることができる。
（変形例3）
変形例3を図15に示す。
変形例3では、変形例2に示したように導電体柱14Bを長く形成し、さらに、第2実施形態で示したようにメタル容量素子の上部電極17Bが下部電極である導電体柱14Bの側面においても対向している。
ここで、変形例3のキャパシタ容量を一般的な平行平板コンデンサのキャパシタ容量と対比する。
図16は、図15中のXVI - XVI線における断面図である。
図16において、"F"は寸法の設計単位である。
一般的な平行平板コンデンサの電極の寸法を縦2F、横50Fとする（図13）。
このとき、容量面積は、2F×50F＝100F2、である。
これに対して、図15、図16に示す例では、次のようになる。
ここでは、堀込み深さdを2Fとする。
容量面積＝鉛直面＋{（側面1）＋（側面2）}×2
=1F×49F＋｛（49F×2F）＋（1F×2F）｝×2
＝249F2
このように、堀り込み量dを設けることにより、従来の一般的な平行平板コンデンサと比べて、占有面積は同じでありながら、容量面積を2倍以上にすることができる。
（第4実施形態）
第4実施形態について説明する。
第4実施形態の基本的構成は第1実施形態と同じであるが、第4実施形態においてはロジック部とメタル容量素子部とで配線用溝152と容量用開口部151とを同時に形成する点に特徴を有する。
図17から図20は、第4実施形態に係る半導体装置の製造方法を示す図である。
図17において、第1実施形態の図2と同様に第1層間絶縁膜13に導電体柱14A、14Bを形成する。
次に、第1層間絶縁膜13上に溝配線部絶縁膜15を成長させる。
そして、図18に示されるように、導電体柱14Aおよび導電体柱14Bの上方をリソグラフィによって開口させる。
このとき、導電体柱14Aの上方の開口が配線用溝152となり、導電体柱14Bの上方の開口が容量用開口部151となる。
次に、溝配線部絶縁膜15の上から容量素子絶縁膜16を形成する（図19）。
ここで、第4実施形態においては、溝配線部絶縁膜15と容量素子絶縁膜16とは、エッチングによって選択比が取れる材料とする。
そして、リソグラフィによりロジック部に位置する容量素子絶縁膜16を除去する（図20）。
その後の工程は、第1実施形態の図6、図7に同様である。
このような構成においてもロジック部には余計な絶縁膜が残らないので寄生的な容量が形成されない。
このような第4実施形態では、配線用溝152と容量用開口部151とを同時にエッチングで形成するので、第1実施形態に比べてエッチング所要時間を短縮し、全体の製造時間を短縮することができる。
なお、第4実施形態において、図21に示すように配線用溝152の側面に容量素子絶縁膜16が残る可能性があるが、このような場合でも図22に示すように配線用溝152に金属体17Aをダマシンプロセスで埋め込めばよい。
金属体17Aには対向する電極は存在しないので、仮に配線用溝152の側面に容量素子絶縁膜16が残っていても寄生容量は生じない。
なお、本発明は上記実施の形態に限られたものではなく、発明の趣旨を逸脱しない範囲で適宜変更することが可能である。
11...基板、12...拡散層、13...層間絶縁膜、14A...導電体柱、14B...導電体柱、15...溝配線部絶縁膜、16...容量素子絶縁膜、17A...金属体、17B...金属体、18...上層絶縁膜、110...ロジック部、120...メタル容量素子、151...容量用開口部、152...配線用溝。

Claims (6)

  1. ロジック部とメタル容量素子とを混載した半導体装置の製造方法であって、
    基板上に第1層間絶縁膜を形成し、
    前記第1層間絶縁膜に複数の導電体柱を形成し、
    前記複数の導電体柱のいくつかはメタル容量素子の下部電極とするとともに、前記複数の導電体柱の残りのいくつかをロジック部のコンタクトプラグとし、
    前記第1層間絶縁膜の上面を平滑化したのちに、前記第1層間絶縁膜の上面に溝配線部絶縁膜を形成し、
    前記下部電極の上方において前記溝配線部絶縁膜を除去して容量用開口部を形成し、
    前記第1層間絶縁膜の上面に容量素子用絶縁膜を形成し、
    前記コンタクトプラグの上方において前記容量素子用絶縁膜および前記第1層間絶縁膜を除去して配線用溝を形成し、
    前記容量用開口部および前記配線用溝に金属体を埋め込み、
    前記容量用開口部の金属体を容量素子の上部電極とするとともに、前記配線溝の金属体をロジック配線とする
    ことを特徴とする半導体装置の製造方法。
  2. 請求項1に記載の半導体装置の製造方法において、
    前記容量用開口部を形成する際に、下部電極となる導電体柱の直上を除いて、導電体柱の上面位置よりも所定深さだけ深くエッチング加工し、
    前記容量用開口部の金属体と前記下部電極となる前記導電体柱とが、この導電体柱の上面および側面において対向するようにする
    ことを特徴とする半導体装置の製造方法。
  3. ロジック部とメタル容量素子とを混載した半導体装置の製造方法であって、
    基板上に第1層間絶縁膜を形成し、
    前記第1層間絶縁膜に複数の導電体柱を形成し、
    前記複数の導電体柱のいくつかはメタル容量素子の下部電極とするとともに、前記複数の導電体柱の残りのいくつかをロジック部のコンタクトプラグとし、
    前記第1層間絶縁膜の上面を平滑化したのちに、前記第1層間絶縁膜の上面に溝配線部絶縁膜を形成し、
    前記コンタクトプラグおよび下部電極の上方において前記溝配線部絶縁膜を除去して配線用溝および容量用開口部を形成し、
    前記溝配線部絶縁膜の上から容量素子用絶縁膜を形成し、
    前記コンタクトプラグの上方において前記容量素子用絶縁膜を除去し、
    前記容量用開口部および前記配線用溝に金属体を埋め込み、
    前記容量用開口部の金属体を容量素子の上部電極とするとともに、前記配線溝の金属体をロジック配線とする
    ことを特徴とする半導体装置の製造方法。
  4. 請求項1から請求項3のいずれかに記載の半導体装置の製造方法において、
    下部電極としての導電体柱を複数設け、
    上部電極としての金属体を、前記複数の導電体柱と対向できるだけの面積を有するように形成する
    ことを特徴とする半導体装置の製造方法。
  5. 請求項1から請求項3のいずれかに記載の半導体装置の製造方法において、
    下部電極となる導電体柱の面積をコンタクトプラグとなる導電体柱の面積よりも大きく形成し、
    上部電極としての金属体を、前記下部電極となる導電体柱と対向できるだけの面積を有するように形成する
    ことを特徴とする半導体装置の製造方法。
  6. 請求項1から請求項5のいずれかに記載の半導体装置の製造方法によって製造した半導体装置。
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US6072210A (en) * 1998-12-24 2000-06-06 Lucent Technologies Inc. Integrate DRAM cell having a DRAM capacitor and a transistor
KR100280288B1 (ko) * 1999-02-04 2001-01-15 윤종용 반도체 집적회로의 커패시터 제조방법
US6790780B2 (en) * 2001-09-27 2004-09-14 Intel Corporation Fabrication of 3-D capacitor with dual damascene process
JP2004063559A (ja) * 2002-07-25 2004-02-26 Renesas Technology Corp 半導体装置
JP2007049016A (ja) * 2005-08-11 2007-02-22 Nec Electronics Corp 半導体装置およびその製造方法

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