KR101038530B1 - 장벽금속 및 피복막을 포함하는 반도체 장치 및 이를제조하기 위한 방법 - Google Patents

장벽금속 및 피복막을 포함하는 반도체 장치 및 이를제조하기 위한 방법 Download PDF

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Abstract

반도체 장치는 기판 상에 제공되는 상호접속층, 기판 상에, 및 상호접속층을 피복하도록 상호접속층 상에 제공되는, 산화 실리콘 막을 포함하는 제 1 절연막, 제 1 절연막 상에 제공되고,
또는 질화 실리콘 막을 포함하는 제 2 절연막, 및 제 2 절연막 상에 제공되는 절연성 피복막을 포함한다.
반도체 장치

Description

장벽금속 및 피복막을 포함하는 반도체 장치 및 이를 제조하기 위한 방법{SEMICONDUCTOR DEVICE INCLUDING BARRIER METAL AND COATING FILM AND METHOD FOR MANUFACTURING SAME}
본발명은 기판에 걸쳐 상호접속층이 보호막으로 피복되어 있는 구조를 갖는 반도체 장치, 및 이를 제조하기 위한 방법에 관한 것이다.
기판의 주요 표면에 걸쳐 제공된 상호접속층을 갖고, 기판의 주요 표면 측부는 절연 특성을 갖고, 상호접속층을 보호를 위해 보호막이 제공되는 반도체 장치가 공지되어 있다.
도 1은 통상의 반도체 장치의 구성을 개략적으로 나타내는 단면도이다. 도 1에 나타낸 반도체 장치는 상단면 상에 절연막(12)이 제공된 기판(11), 및 절연막(12)의 중간을 통해 기판(11)에 걸쳐 제공되는, 최상층 내의 상호접속층(13)을 포함한다. 상호접속층(13)은 저면층 내의 장벽금속(13-1), 상호접속 금속(13-2) 및 장벽 금속(13-3)을 이 순서대로 적층된 채 포함한다. 상호접속층(13)은 보호막(14)으로 피복된다. 보호막(14)은 반도체 장치의 최상층 내에 형성된다. 보호막에 대해, 내부 성분을 사용 환경으로부터 보호하기 위해 내습성이 우수한 절연막이 사용 된다. 절연막은 예를 들면 산화 실리콘 막, 및 실리콘 옥시니트리드 막과 같은 CVD막 등을 포함한다. 보호막이 층상 구조인 경우가 있을 수 있다. 도 1에서, 보호막(14)이 하층 내에 배치된 산화 실리콘(SiO2) 막(14-1), 및 실리콘 옥시니트리드(SiON)(14-2)막으로 형성되는 경우가 보여진다.
만약 보호막이 CVD법 등을 사용함으로써 형성된다면, 상호접속층의 두께에 의해 발생되는 구멍 및 돌출부가 보호막의 표면 상에 형성되는 경우가 있다. 만약 구멍 및 돌출부가 보호막의 표면 상에 있으면, 공정의 후단 단계에서 충돌이 형성될 때, 충돌의 높이에서의 편차 등과 같은 문제가 발생할 가능성이 있다.
따라서, 상호접속층에 대한 보호막으로서 SOG(Spin on Glass) 막이 사용되는 기술이 공지되어 있다. 피복법을 사용하여 보호막을 형성함으로써 보호막 표면을 실질적으로 평평하게 만드는 것이 가능하다. 피복법을 사용하는 경우, SOG 막은 피복시 발생되는 수분 등으로부터 SOG 막의 상호접속층측을 보호하기 위해 상호접속층을 SiN 막, PSG(인산 실리케이트 유리) 막, 등으로 피복한 후 형성된다.
특허문헌 1은 SOG 막을 사용하는 반도체 장치를 개시한다. 도 2는 특허 문헌 1에 개시된 반도체 장치의 단면도이다. 도 2에 나타낸 바와 같이, 특허문헌 1에 개시된 반도체 장치는 실리콘 기판(101), 실리콘 기판(101)의 상단 상에 형성된 층간 유전체(102), 층간 유전체(102)의 상단 상에 제공되는 알루미늄 상호접속층들(103), 알루미늄 상호접속층들을 피복하는 CVD-PSG 막(104), CVD-PSG 막(104)의 상단 상에 제공되는 제 1 플라즈마 질화 실리콘 막(105), 수준 차이를 채우도록 제 공된 SOG 막(106), 및 SOG 막(106)의 상단 상의 층 내에 제공된 제 2 플라즈마 질화 실리콘 막(107)을 구비한다.
또한, 도 3에 나타낸 바와 같이, 특허문헌 2는 기판(111)의 상단 상에 형성된 상호접속층(112)이 SiN 층(113)으로 피복되고, 스핀-온 유리 재료(114) 및 실리콘 옥시니트리드 막(115)이 SiN 층(113)의 상단 상에 이 순서로 제공되는 패시베이션 구조를 개시한다.
[특허 문헌 1] 일본 특허 공개 출원 제 H05(1993)-055199호
[특허 문헌 2] 일본 특허 공개 출원 제 2004-111707호
상호접속층의 소형화를 위한 공정이 최근 행해졌다. 상호접속층 사이의 공간이 작아짐에 따라, 상호접속층의 피복시의 일치성이 중요해질 것이다. 도 4는 상호접속 간격이 좁은 상호접속층이 일치성이 나쁜 막으로 피복될 때의 상태를 나타내기 위한 모식적 도면이다. 도 4에서, 막 구성은 도 1에 나타낸 것과 같아서, 그 설명을 생략한다. 도 4에 나타낸 바와 같이, 일치성이 나쁜 막이 사용되면, 폐쇄된 상부를 갖는 공간(공동)(15)이 막 내 상호접속층 사이에서 발생할 가능성이 있다. 공간(15) 내에 남아 있는 공기가, 예를 들면 공정의 후단 단계에서 진공에서 처리가 수행되는 경우 폭발을 유도하여, 필름이 파괴되는 경우가 있을 수 있다. 상호접속 간격이 좁아질수록, 상호접속부의 두께는 커지고, 공간(15)이 더욱 발생하게 된다. 상호접속부의 소형화가 행해질수록, 신뢰성을 향상시키기 위해 상호접속부의 두께를 증가시키는 것이 필요하다. 그렇지만, 보호막의 피복시 공간(15)이 발생할 우려 때문에 상호접속부의 두께를 증가시키는 것이 어렵게 된다. 특허문헌 1에서 채용된 PSG 막은 일치성에 있어서 좋지 않다. 따라서, 도 4를 참조하여 기술된 바와 같이 PSG 막의 사용은 상호접속부의 소형화를 방해할 것으로 생각된다.
또한,특허문헌 2의 경우와 같이, 만약 상호접속층이 SiN 층으로 피복되면, 상호접속층은 SiN 층의 막 응력이 크기 때문에 SM(항온에서 저장시 응력 이동(stress migration))으로 인해 분해 등을 격을 수 있다. 도 5는 상호접속층(123)이 기판(121)의 상단 상에 형성된 절연막(122)의 상단 상에 형성되고, SiN 막(124), SOG 막(125) 및 SiN 막(126)이 이 순서로 상호접속층(123)의 상단 상에 형성되는 반도체 장치를 나타낸다. 상호접속층(123)은 금속 상호접속부(123-2), 및 각각 금속 상호접속부(123-2)의 저면 및 상단 상에 형성된 장벽 금속들(123-1, 123-3)을 포함한다. 만약 그러한 구성이 채용된다면, 이는 분해부(127)가 상호접속층(123) 내에 형성되는 것을 유발할 것이다.
또한, 반도체 장치의 높은 작업 속도 조건으로 인해, 보호막의 낮은 유전율 특성도 또한 최근 요구된다. SiN 막은 유전율이 높기 때문에, 만약 SiN 막이 상호접속 간격의 주요부를 구성한다면 요구되는 유전율 특성을 충족시키기 어렵다.
이 상황에서, 본발명자는 상호접속층의 피복에서의 사용을 위한 막으로서 산화 실리콘 막에 집중하였다. 산화 실리콘 막은 일치성이 우수하고, 막 응력이 작다. 이후, 본발명자는 상호접속층을 산화 실리콘 막으로 피복한 후 피복법에 의한 표면의 평탄화를 연구하였다. 그렇지만, 사용된 산화 실리콘 막의 타입에 따라 다 음과 같은 문제가 발견되었다.
만약 산화 실리콘 막이 상호접촉층과 직접 접촉하고, 고전압에서 고온 및 고습의 환경에서 사용된다면, 상호접속층이 전기적 에칭을 격는 경우가 있을 수 있다. 특히, 상호접촉층이 층상 구조이고, 장벽금속이 상호접속부 상에 존재하는 경우, 장벽금속은 산화 실리콘 막의 매개로 전기적 에칭에 처해지기 쉽다. 장벽금속에 대해, 일반적으로 Ti를 함유하는 막(예를 들면, TiN 막)이 사용된다. 장벽금속으로서 TiN 막을 사용하는 경우, TiN 막은 색상이 백색인 TiO2(또는 Ti(OH)4)로의 전환을 격는다. 그러한 반응이 부피 확장을 수반하기 때문에, 보호막의 파괴를 유도하고, 이에 의해 반도체 장치의 장기 신뢰성을 손상시키는 원인이 된다. 만약 평탄화 막이 피복법의 사용에 의해 산화 실리콘 막의 상단 상에 추가로 형성되면, 산화 실리콘 막에 의해 야기되는, 상호접속층의 전기적 에칭을 더욱 촉진할 것이다. 상기 기술된 바와 같은 그러한 문제를 해결하기 위해 보호막의 최적 구조를 검토한 이후, 본발명자는 본발명을 개발하는데 마침내 성공하였다.
본발명의 예시적 양상에 따른 반도체 장치는 기판에 걸쳐 제공되는 상호접속층, 기판에 걸쳐, 상기 상호접속층을 피복하도록 상호접속층 상에 제공되는 제 1 절연막, 제 1 절연막 상에 제공되는 제 2 절연막, 및 제 2 절연막 상에 제공되는, 절연 특성을 갖는 피복막을 포함한다. 제 1 절연막은 산화 실리콘 막이고, 제 2 절연막은 실리콘 옥시니트리드 막 또는 질화 실리콘 막이다.
본발명의 예시적 양상에 따른 반도체 장치를 제조하기 위한 방법은 기판에 걸쳐 상호접속층을 형성하는 것, 기판에 걸쳐, 상기 상호접속층을 피복하도록 상호접속층 상에 제 1 절연막을 형성하는 것, 제 1 절연막 상에 제 2 절연막을 형성하는 것, 및 피복법에 의해 제 2 절연막 상에 피복막을 형성하는 것을 포함한다. 제 1 절연막은 산화 실리콘 막이고, 제 2 절연막은 실리콘 옥시니트리드 막 또는 질화 실리콘 막이다.
상기한 바와 같은 구성으로, 제 2 절연막은 피복막의 효과로 인해, 상호접속층의 전기적 에칭을 방지한다. 또한, 제 1 절연막 및 제 2 절연막은 일치성이 우수하고, 막 두께가 작아서, 막 내 상호접속층 사이에서의 폐쇄된 상부를 갖는 공간(공동)의 발생을 방지할 수 있다. 또한, 제 1 절연막으로서 사용된 산화 실리콘 막은 막 응력이 작고, SM 등으로 인한 상호접속층의 분해를 방지할 수 있다. 또한, 피복막은 상호접속층 사이에서조차도 공간의 발생을 야기함 없이 매립 특성이 우수하고, 표면 평탄성에서도 우수하다.
본발명은 평탄화 막이 피복법에 의해 생성될 때 상호접속층의 전기적 에칭을 방지할 수 있는 반도체 장치, 및 이를 제조하기 위한 방법을 제공한다.
도 6은 본발명의 예시적 구체예에 따른 반도체 장치의 구성을 개략적으로 보여주는 단면도이다.
이 반도체 장치는 실리콘 기판(1), 절연막(2), 상호접속층(3), 제 1 절연막(4), 제 2 절연막(5), 피복막(6) 및 제 3 절연막(7)을 구비한다.
절연막(2)은 실리콘 기판(1)의 주요 표면의 상단 상에 제공된다. 절연막(2)은 예를 들면 산화 실리콘 막이다. 트랜지스터 등과 같은 반도체 소자들, 접촉부들, 비아홀(via hole)들 등(미도시됨)의 바람직한 회로들이, 각각 실리콘 기판(1) 및 절연막(2) 상에 배치되도록 형성된다. 상호접속층(3)은 절연막(2)의 상단 상에 형성된다. 상호접속층(3) 이외의 상호접속층들의 단일층 또는 다수층(미도시됨)이 절연막(2) 내에 형성될 수 있고, 이 경우, 상호접속층(3)은 다중수준 상호접속층들의 최상층 내의 상호접속층에 상응한다. 상호접속층(3)이 다중수준 상호접속층들의 최상층 내 상호접속층인 경우, 상호접속층(3)은 절연막(2) 내에 제공되는 미리 결정된 비아홀을 통해 직접 상호접속층과 접속한다.
상호접속층(3)은 구성 성분의 확산을 방지하기 위해, 상호접속 금속(3-2), 및 상호접속 금속(3-2)의 저면 및 상단 상에 각각 형성되는 장벽 금속들(3-1, 3-3)을 포함하는 층상 구조 형태이다. 장벽 금속(3-1, 3-3)에 대해, Ti를 함유하는 층이 사용된다. 본발명의 구체예에서, 상호접속부(3-2)는 Al 층이고, 장벽 금속(3-1, 3-3)은 각각 TiN층인 것으로 가정된다. 또한, 서로 인접한 상호접속층들(3)은 1.4 이상의 종횡비를 갖는 상호접속 갭을 포함하는 것으로 가정한다. 여기서, 상호접속 갭은 수평 방향으로 서로 인접한 상호접속층들(3) 사이의 간격을 말하고, 갭의 종횡비는 상호접속 간격(공간)이 "a"이고, 상호접속층(3) 높이가 "b"일 때 b/a로 표현된다.
제 1 절연막(4)은 상호접속층(3)을 피복하는 식으로 상호접속층(3)의 상단 상에, 실리콘 기판(1)의 상단 상에 형성된 절연막(2)에 걸쳐 제공된다. 제 1 절연 막(4)에 대해, 산화 실리콘 막이 사용된다. 또한, 제 1 절연막(4)은 두께가 50 nm로 추정된다. 제 1 절연막(4)은 두께가 10 nm일 수 있고, 서로 인접한 상호접속층들(3)이 1.4 이상의 종횡비를 갖는 상호접속 갭을 포함하는 경우, 제 1 절연막(4)은 바람직하게는 일치성 및 막 응력의 관점으로부터 두께가 50 nm 이상이다.
제 2 절연막(5)은 제 1 절연막(4)을 피복하는 식으로 제공된다. 제 2 절연막(5)은 이후에 기술될 평탄화 막(6)에 의해 제 1 절연막(4)이 양극성(polarized)으로 되어, 상호접속층(3)을 부식하는 것을 방지하기 위해 제공된다. 제 2 절연막(5)에 대해, 실리콘 옥시니트리드 막, 또는 질화 실리콘 막이 사용될 수 있다. 일치성(conformability)의 관점에서 실리콘 옥시니트리드 막의 사용이 더욱 바람직하다. 본발명의 구체예에서, 실리콘 옥시니트리드 막이 사용된 것으로 가정한다. 또한, 제 2 절연막(5)은 두께가 100 nm인 것으로 가정한다. 제 2 절연막(5)은 두께가 10 nm일 수 있고, 서로 인접한 상호접속층들(3)이 1.4 이상의 종횡비를 갖는, 상호접속부들 사이의 갭을 포함하는 경우, 제 2 절연막(4)은 일치성 및 막 응력의 관점으로부터 두께가 100 nm 이상인 것이 바람직하다.
제 2 절연막(5)의 표면 상에 형성되는 구멍 및 돌출부로 인한 각각의 갭을 채우기 위해 피복막(6)이 제공되어, 표면을 효과적으로 평탄화시킨다. 즉, 피복막(6)은 평탄화 막(6)이다. 피복막(6)은 피복법에 의해 형성된다. 본발명의 예시적 구체예에서, 피복막(6)에 대해, HSQ(hydrogen silsesquioxane)막이 사용된다. HSQ 막은 낮은 유전율을 갖고, 반도체 장치의 작업 속도를 향상시킬 수 있기 때문에, HSQ 막이 바람직하게는 사용된다. 또한, HSQ 막은 유동성이 우수하고, 1.4 이상의 종횡비를 갖는 상호접속 갭 내에서 충분히 평탄하게 매립될 수 있어서, HSQ 막은 예를 들면 1.8 이상의 종횡비를 갖는 상호접속 갭 내에서 평탄하게 매립될 수 있다. 또한, HSQ 막은 표면을 충분히 평탄하게 만들기 때문에, 또한 상호접속층(3)에 의해 야기된, 제 2 절연막(5)의 표면 상의 구멍 및 돌출부의 평탄화를 수행한다는 관점으로부터, HSQ 막이 바람직하게는 사용된다.
제 3 절연막(7)이 외부 수분 등으로부터 상호접속층(3)을 보호하기 위해 제공되고, 예를 들면 실리콘 옥시니트리드 막이 제 3 절연막(7)에 대해 적합하게 사용된다. 제 3 절연막(7)은 질화 실리콘 막일 수 있다.
제 1 절연막(4), 제 2 절연막(5), 피복막(6) 및 제 3 절연막(7)을 포함하는 본발명에 따른 절연막 층(8)은 반도체 장치의 최상층 내 보호막으로서 가장 적절히 사용되고, 최상층 내 상호접속층으로서 상호접속층(3)에 걸쳐 형성되지만, 본발명이 이에 제한되는 것은 아니고, 절연막 층(8)은 층간 유전체층으로서 사용될 수 있다. 절연막 층(8)을 층간 유전체층으로서 사용하는 경우, 또다른 상호접속층이 제 3 절연막(7)의 상층 내에 추가로 형성된다.
도 7은 본발명에 따른 반도체 장치를 제조하기 위한 예시적인 방법을 나타내는 플로 차트이다. 도 8A 내지 8D 각각은 각각 반도체 장치를 제조하기 위한 방법을 위한 공정의 각 단계를 나타내는 단면도이다.
단계 S10: 상호접속층의 형성
도 8A에 나타낸 바와 같이, 실리콘 기판(1)이 제조되고, 상호접속층(3)은 절연막(2)의 중간을 통해 실리콘 기판(1)에 걸쳐 형성된다.
단계 S20: 제 1 절연막의 형성
도 8B에 나타낸 바와 같이, 제 1 절연막(4)은 상호접속층(3)을 피복하는 식으로 연속하여 형성된다. 더욱 상세하게는, 제 1 절연막(4)으로서 작용하는 산화 실리콘 막이 플라즈마 CVD법에 의해 증착된다. 제 1 절연막(4)은 50 nm의 수치의 두께로 형성된다.
단계 S30: 제 2 절연막의 형성
도 8C에 나타낸 바와 같이, 제 2 절연막(5)은 제 1 절연막(4)을 피복하는 식으로 연속하여 형성된다. 더욱 상세하게는, 제 2 절연막(5)으로서 작용하는 실리콘 옥시니트리드 막이 플라즈마 CVD법에 의해 증착된다. 제 2 절연막(5)은 100 nm의 수치의 두께로 형성된다.
제 1 절연막, 및 제 2 절연막 각각은 서로 인접한 상호접속층들(3) 사이의 간격과 비교하여 충분히 두께가 작기 때문에, 서로 인접한 상호접속층들(3) 사이의 갭은 제 1 절연막 및 제 2 절연막을 채우지 않는다.
단계 S40: HSG 막의 형성
도 8D에 나타낸 바와 같이, 피복막의 구성성분들을 포함하는 피복막을 형성하기 위한 용액을 제 2 절연막(5)의 상단에 도포한다. 용액을 도포 후, 도포된 용액의 용매를 N2 대기 내 열처리, UV 조사 처리 등에 의해 제거한다. 이후, 상호접속층(3)의 존재에 의해 발생된, 제 2 절연막(5)의 표면 상에서의 수준 차이를 채우고, 이에 의해 기판의 표면이 평탄화되는 것을 유도한다. 본발명의 본구체예에서, HSQ 막은 피복막(6)으로서 사용된다.
단계 S50: 제 3 절연막의 형성
또한, 제 3 절연막(7)을 피복막(6)의 상단 상에 형성하고, 이에 의해 도 6에 나타낸 바와 같은 반도체 장치가 얻어질 수 있다. 더욱 상세하게는, 실리콘 옥시니트리드 막을 플라즈마 CVD법의 사용에 의해 200 내지 300 nm의 수치의 크기까지 성장시킨다. 실리콘 옥시니트리드 막은 내습성이 높고, 수분으로부터 상호접속층(3)을 보호하는데 효과적이다.
본구체예에 따른 반도체 장치는 단계 S10 내지 S50에 따라 처리함으로써 제조된다.
연이어, 본구체예의 거동을 기술한다. 우선, 도 9A 및 9B를 참조하여, 상호접속층(3)이 전기적 에칭을 격는 메카니즘을 기술한다. 도 9A는 반도체 장치의 단면도로서, 실리콘 기판(1)의 상단상의 절연막(202)의 상단 상에 형성된 상호접속층(203)을 산화 실리콘 막(204)으로 직접 피복하고, 평탄화 막으로서 작용하는 HSQ 막(205)을 산화 실리콘 막(204)의 상단 상에 직접 형성하는 것을 나타내고, 이 도면은 본구체예와의 대조의 목적으로 나타내어진다. 상호접속층(203)은 상호접속 금속(203-2), 및, 금속 상호접속부(203-2)의 저면 및 상단 상에 각각 형성된 장벽 금속들(203-1, 203-3)을 포함한다. 또한, 실리콘 옥시니트리드 막(206)을 HSQ 막(205)의 상단 상에 형성한다.
도 9A에 나타낸 바와 같이, 만약 반도체 장치가 고온 고습 대기 내에 배치되 면, HSQ 막(205) 내에서 H2O→H+ + OH-의 반응이 진행하여, H+가 발생한다. HSQ 막(205) 내 H+은 산화 실리콘 막을 투과한다.
도 9B에 나타낸 바와 같이, 산화 실리콘 막(204)을 투과한 H+은 "-O-Si-O-"의 결합을 분할하여, 수산기(-OH) 및 Si+를 발생시킨다. 결과로서, 산화 실리콘 막(204) 내에서 양극성이 발생한다. 이 상태에서 상호접속층(203)에 고전압이 인가되면, 수산기가 상호접속층(203) 쪽으로 유인되는 것을 유발한다. 유인된 수산기는 상호접속층(203)에서 산화제로서 작용하여, 부식 반응이 진행한다. TiN이 상호접속층(203)의 장벽 금속(203)에 대해 사용된다고 가정하면, TiN은 산화되고, 이에 의해 Ti(OH)x 또는 TiOx 등과 같은 산화물이 발생할 것이다. Ti(OH)x 및 TiOx를 발생시키는 반응은 확산 반응이므로, 상층 내의 패시베이션 막(이 경우, 산화 실리콘 막(204) 등)이 산화물 발생시 파괴되고, 이에 의해 반도체 장치의 장기 신뢰성이 손상된다.
대조적으로, 본구체예에서, 내습성이 우수하고, 제 2 절연막(5)으로서 작용하는 실리콘 옥시니트리드 막은 도 6에 나타낸 바와 같이, 산화 실리콘 막인 제 1 절연막(4), 및 평탄화 막인 피복막(6) 사이에 배치되어, 피복막(6)으로부터 제 1 절연막(4)으로 산화제(H+)가 투과하는 것을 방지할 수 있다. 그리하여, 제 1 절연막(4) 내에서 양극성이 발생하지 않아서, 상호접속층(3)의 부식 반응을 확인한다.
또한, 막 응력이 작은 산화 실리콘 막이 상호접속층(3)을 피복하기 위한 제 1 절연막(4)으로서 사용되기 때문에, SM으로 인한 상호접속층(3)의 분해를 방지할 수 있다.
또한, 제 1 절연막 및 제 2 절연막 각각으로서 박막(제 1 절연막: 50 nm, 제 2 절연막: 100 nm)이 사용되므로, 상호접속층(3)의 피복가능 특성을 향상시킬 수 있다. 이렇게 함으로써, 상호접속부들 사이의 갭의 발생을 방지할 수 있다. 즉, 공정의 후단 단계에서 수행되는 진공 처리 등의 도중 폭발을 격는, 공간 내에 존재하는 공기로 인한 보호막의 파괴를 방지할 수 있다.
또한, 평탄화 막인 피복막(6)으로서의 HSQ 막의 사용은 상호접속층(3) 내 상호접속부들 사이의 커패시턴스가 감소되는 것을 가능하게 하여, 상호접속 지연의 관점에서 유리하다.
그렇지만, 본출원 하의 본발명은 상기에서 기술된 예시적인 구체예에 한정되지 않는다.
피복막에 대한 HSQ의 사용은 예시의 목적으로 나타내어진다; 그렇지만, 본발명이 이에 제한되는 것은 아니다. 만약 피복법에 의해 형성된 막이라면 피복막에 대해 MHSQ(Methyl Hydrogen Silsesquioxane) 또는 MSQ(Methyl Silsesquioxane)를 사용할 수 있다. 만약 피복법에 의해 MHSQ 또는 MSQ가 형성되면, MHSQ막 또는 MSQ 막은 1.8 이하의 종횡비를 갖는 상호접속 갭 내에서조차도 매립될 수 있고, 이 막은 표면 평탄성이 우수하다. 또한, MHSQ 및 MSQ의 사용으로, HSQ 사용시보다 유전율이 감소될 수 있다. 또한, 비록 낮은 유전율 효과가 얻어지지는 않지만, 표면 평 탄성 및 매립 특성이 우수한 SOG가 피복막에 대해 사용될 수 있다.
또한, TiN의 단일층 막이 예시적으로 금속 장벽으로서 나타내어졌지만, 하층 내의 Ti, 및 TiN이 이 순서로 적층된 Ti 및 TiN으로 구성된 막이 대신 사용될 수 있다. 또한, 상호접속 금속이 주요 구성성분으로서 Al을 포함하면, 상호접속 금속은 Si 또는 Cu를 포함할 수 있다.
또한, 비록 절차 수행 도중 이후에 보정될 지라도, 모든 청구항 구성요소의 동등물을 포함하는 것이 출원인의 의도임을 유의한다.
본발명의 상기한 및 기타 예시적 양상, 장점 및 특징은 첨부된 도면과 관련하여 취해진 특정의 예시적 구체예의 다음 기술로부터 더욱 명백해지는데, 여기서:
도 1은 통상의 반도체 장치의 구성을 나타내는 단면도이고;
도 2는 특허문헌 1에 개시된 반도체 장치의 구조를 나타내는 단면도이고;
도 3은 특허문헌 2에 개시된 반도체 장치의 구조를 나타내는 단면도이고;
도 4는 상호접속층 사이에서 발생하는 공간을 예시하기 위한 모식적 도면이고;
도 5는 응력 이동으로 인해, 상호접속층에 발생하는 분해를 예시하기 위한 모식적 도면이고;
도 6은 본발명의 예시적 구체예에 따른 반도체 장치의 구성을 개략적으로 보여주는 단면도이고;
도 7은 본발명의 예시적 구체예에 따른 반도체 장치를 제조하기 위한 방법을 나타내는 플로 차트이고;
도 8A 내지 8D는 본발명의 예시적 구체예에 따른 반도체 장치를 제조하기 위한 방법에 대한 공정의 각 단계를 보여주는 단면도이고;
도 9A 및 9B는 상호접속층의 전기적 에칭을 나타내기 위해 모식도이다.

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  11. 기판에 걸쳐 상호접속층을 형성하는 것;
    기판 상에, 및 상호접속층을 피복하도록 상호접속층 상에 제공되는, 산화 실리콘 막을 포함하는 제 1 절연막을 형성하는 것;
    제 1 절연막 상에 제공되고, 실리콘 옥시니트리드 막을 포함하는 제 2 절연막을 플라즈마 CVD에 의해 형성하는 것; 및
    제 2 절연막 상에 피복막을 형성하는 것을 포함하는, 반도체 장치를 제조하는 방법.
  12. 제 11항에 있어서, 상호접속층의 형성은:
    상호접속 금속을 형성하는 것; 및
    장벽 금속층을 형성하는 것;
    을 포함하는 반도체 장치를 제조하는 방법.
  13. 제 12항에 있어서, 장벽 금속층은 티타늄을 함유하는 막을 포함하는 반도체 장치를 제조하는 방법.
  14. 제 11항에 있어서,
    상호접속층의 형성에 있어서, 서로 인접한 상호접속층들 사이의 간격으로서의 상호접속 갭은, 서로 인접한 상호접속층들 사이의 간격이 a이고, 상호접속층의 높이가 b일 때, 1.4 이상의 b/a로 표현되는 종횡비를 갖는 반도체 장치를 제조하는 방법.
  15. 제 14항에 있어서, 제 1 절연막은 10 내지 50 nm 범위의 두께를 갖는 반도체 장치를 제조하는 방법.
  16. 제 14항에 있어서, 제 2 절연막은 10 내지 100 nm 범위의 두께를 갖는 반도체 장치를 제조하는 방법.
  17. 제 11항에 있어서, 피복막은 HSQ(hydrogen silsesquioxane) 막을 포함하는 반도체 장치를 제조하는 방법.
  18. 제 11항에 있어서, 피복막 상에 제 3 절연막을 형성하는 것:
    을 추가로 포함하는 반도체 장치를 제조하는 방법.
  19. 제 18항에 있어서, 제 3 절연막은 실리콘 옥시니트리드 막 또는 질화 실리콘 막을 포함하는 반도체 장치를 제조하는 방법.
  20. 제 14항에 있어서, 피복법에 의한 피복막의 형성에 있어서, 피복막은 1.8 이하의 종횡비를 갖는 상호접속 갭을 효과적으로 채우도록 형성되는 반도체 장치를 제조하는 방법.
  21. 삭제
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