KR19990004664A - 반도체 소자의 비아홀 형성방법 - Google Patents

반도체 소자의 비아홀 형성방법 Download PDF

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Abstract

본 발명은 높은 어스펙트 비를 갖는 반도체 소자의 비아홀 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 비아홀은 다음과 같이 형성된다. 기판 상에 상기 도전층 패턴의 형태로 제1절연막이 형성되고, 제1절연막 상에 제 1 SOG막 및 제2절연막을 순차적으로 형성하는 단계; 제2절연막 및 제1SOG막이 제1절연막이 노출될 때까지 식각되어 도전층 패턴 상에 제2절연막 및 제1SOG막으로 이루어진 소정의 패턴이 형성된다. 그런 다음, 소정의 패턴의 형태로 기판 전면에 제3절연막이 형성되고, 제3절연막 상에 제2SOG막이 형성된다. 제2절연막 상의 제3절연막이 노출될 때까지 제2SOG막이 에치백되고, 기판 전면에 제 4절연막이 형성된 다음, 도전층 패턴 상의 제1SOG막이 노출되도록 제 4 및 제 3 절연막이 식각되어 기판 표면에 평탄화된다. 도전층 패턴 상의 상기 소정의 패턴이 제거하여 비아홀이 형성된다.

Description

반도체 소자의 비아홀 형성방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 다층 금속 배선에서 높은 어스팩트 비(aspect ratio)를 갖는 반도체 소자의 비아홀 형성방법에 관한 것이다.
다층 배선 간을 연결시키기 위하여 전기적인 콘택을 형성하게 되는데, 다층 배선에서의 콘택을 비아 콘택이라 하고, 이러한 비아 콘택을 이루기 위하여 비아홀을 형성하게 된다. 도 1A 및 도 1B는 종래의 반도체 소자의 비아홀 형성방법을 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 금속 배선층(2)이 형성된 반도체 기판(1) 상에 금속 층간의 절연을 위한 층간절연막(3)이 형성된다. 그런 다음, 층간절연막(3)이 화학기계 연마(Chemical Mechanical Polishing ; CMP) 기술에 의해 연마되어, 층간절연막(3)이 평탄화된다. 그런 다음 도 1B에 도시된 바와 같이, 평탄화된 층간절연막(2)상에 양성 감광막을 이용한 소정의 마스크 패턴(4)이 형성된다. 마스크 패턴(4)을 이용한 식각 공정에 의해, 금속 배선층(2) 상의 층간절연막(3)이 건식 식각에 의해 식각되어, 금속배선층(2)이 소정 부분 노출됨으로써, 비아홀(5)이 형성된다.
그러나, 반도체 소자의 고집적화에 따라, 배선의 선폭 및 비아홀의 사이즈가 감소됨에 따라, 비아홀이 높은 어스펙트(aspect ratio)를 갖게 되면서, 상기한 바와 같은, 건식 식각에 의한 비아홀의 형성시, 식각 종말점(end point)을 검출하기가 어렵다. 뿐만 아니라, 로딩 이펙트 및 에치 스톱 현상 등에 의해, 비아홀 내의 금속 배선층 상에 층간절연막이 잔재하여, 이후 형성되는 상층 금속 배선층의 형성시 배선간의 연결이 불안정해지는 문제를 야기시킨다. 이에 따라, 반도체 소자의 특성 및 신뢰성이 저하된다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 로딩 이펙트 및 에치 스톱 현상을 방지할 수 있을 뿐만 아니라 고집적화에 대응하기 위한 높은 어스펙트 비를 갖는 반도체 소자의 비아홀 형성방법을 제공함에 그 목적이 있다.
도 1A 및 도 1B는 종래의 반도체 소자의 비아홀 형성방법을 나타낸 단면도.
도 2A 내지 도 2F는 본 발명의 실시예에 따른 반도체 소자의 비아홀 형성방법을 나타낸 단면도.
도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 금속 배선층
13, 21 : 제 1 및 제 2 실리콘 산화막
14, 16, 18, 20 : 제 1 내지 제 4 실리콘 질화막
15, 19 : 제 1 및 제 2 SOG막 17 : 마스크 패턴
22 : 비아홀
상기 목적을 달성하기 위한 본 발명에 따른 높은 어스펙트 비를 갖는 반도체 소자의 비아홀은 다음과 같이 형성된다. 도전층 패턴이 형성된 반도체 기판 상에 상기 도전층 패턴의 형태로 제1절연막이 형성되고, 제1절연막 상에 제1SOG막 및 제2절연막을 순차적으로 형성하는 단계; 제2절연막 및 제1SOG막이 제1절연막이 노출될 때까지 식각되어 도전층 패턴 상에 제2절연막 및 제1SOG막으로 이루어진 소정의 패턴이 형성된다. 그런 다음, 소정의 패턴의 형태로 기판 전면에 제3절연막이 형성되고, 제3절연막 상에 제2SOG막이 형성된다. 제2절연막 상의 제3절연막이 노출될 때까지 제2SOG막이 에치백되고, 기판 전면에 제4절연막이 형성된 다음, 도전층 패턴 상의 제1SOG막이 노출되도록 제4및 제3절연막이 식각되어 기판 표면이 평탄화된다. 도전층 패턴 상의 상기 소정의 패턴이 제거하여 비아홀이 형성된다.
이때, 도전층 패턴 상에 소정의 패턴은 도전층 패턴 상의 제2절연막 상에 음성 감광막 패턴을 이용한 소정의 마스크 패턴이 형성된 후, 마스크 패턴을 이용하여 상기 제2절연막 및 제1SOG막을 순차적으로 식각되어 형성된다.
또한, 소정의 패턴을 제거하는 단계에서 제1SOG막은 습식 식각에 의해 제거된다.
상기한 본 발명에 의하면, 음성 감광막을 이용하여, 비아홀이 형성될 부분을 제1SOG막으로 채운 다음, 제2SOG막 및 소정의 절연막으로 금속 층간을 절연하는 절연막을 형성한 후, 기판 표면을 평탄화 시키고 나서, 제1SOG막을 습식식각으로 제거함으로써, 비아홀을 형성하였다. 이에 따라, 어스펙트 비가 높은 비아홀에서 발생되는 건식 식각에 의한 로딩 이펙트 및 에치 스톱 현상을 방지할 수 있다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2A 내지 도 2F는 본 발명의 실시예에 따른 반도체 소자의 비아홀 형성방법을 나타낸 단면도이다.
도 2A에 도시된 바와 같이, 금속 배선층(12)이 형성된 반도체 기판(11) 상에 금속 배선층(12)의 형태가 유지되도록 300 내지 700Å의 두께로 제1실리콘 산화막(13) 및 500 내지 1,000Å의 두께의 제1실리콘 질화막(14)이 순차적으로 형성된다. 그런 다음, 제1실리콘 질화막(14) 상에 10,000 내지 12,000Å의 두께로 제1SOG(Spin On Glass)막(15)이 도포되고 열처리되어 형성된다. 제1SOG막(15) 상에 1,000 내지 2,000Å의 두께로 제2실리콘 질화막(16)이 형성된다. 그리고 나서, 제2실리콘 질화막(16) 상에 음성 감광막을 이용하여 비아홀 형성을 위한 소정의 마스크 패턴(17)이 형성된다.
도 2B에 도시된 바와 같이, 마스크 패턴(17)을 이용한 건식 식각에 의해 제2실리콘 질화막(16) 및 제1SOG막(15)이 순차적으로 식각된다. 이때, 제1SOG막(15) 하부의 제1실리콘 질화막(14)에 의해 상기 건식 식각시 종말점을 얻는다. 제2실리콘 질화막(16)의 건식 식각은 800 내지 1,000 Watt의 전력과, 200 내지 300mTorr의 압력과, 50 내지 80Gauss의 자력과, 50 내지 60 SCCM의 CHF3개스와, 20 내지 30 SCCM의 CF4개스와, 5 내지 10 SCCM의 O2개스와, 60 내지 100 SCCM의 Ar 개스의 조건하에서 진행된다. 제1SOG막(15)의 건식식각은 600 내지 800 Watt의 전력과, 80 내지 100 mTorr의 압력과, 40 내지 80 Gauss의 자력과, 50 내지 60 SCCM의 CHF3개스와, 25 내지 30 SCCM의 CF4개스와, 80 내지 100 SCCM의 Ar 개스의 조건하에서 진행된다. 그런 다음, 공지된 방법에 의해, 마스크 패턴(17)이 제거된다.
도 2C에 도시된 바와 같이, 도 2C의 상부 형태가 유지되도록 도 2B의 구조상에 제3실리콘 질화막(18)이 500 내지 1,000Å의 두께로 형성된다. 제3실리콘 질화막(18) 상에 제2SCG막(19)이 8,000 내지 10,000Å의 두께로 도포되고 열처리되어 형성된다. 이어서, 도 2D에 도시된 바와 같이, 제3실리콘 질화막(18)이 노출될 때까지 제2SOG막(19)이 에치백된다. 이때, 제2SOG막(19)의 에치백은 600 내지 800 Watt의 전력과, 80 내지 100mTorr의 압력과, 40 내지 80Gauss의 자력과, 50 내지 60 SCCM의 CHF3개스와, 25 내지 30 SCCM의 CF4개스와, 80 내지 100 SCCM의 Ar 개스의 조건하에서 진행된다.
도 2E에 도시된 바와 같이, 도 2D의 구조 상에 2,000 내지 3,000Å 두께의 제4실리콘 질화막(20)과, 3,000 내지 5,000Å 두께로 제2실리콘 산화막(21)이 순차적으로 형성된다. 그런 다음, CMP 기술에 의해, A-A'선, 즉 금속 배선층(12) 상의 제1SOG막(15)이 노출될 때까지, 제2실리콘 산화막(21)과 제4, 제3 및 제2실리콘 질화막(20, 18, 16)이 연마된다. 이에 따라, 도 2F에 도시된 바와 같이, 표면의 상부가 평탄화 된다. 그리고 나서, 금속 배선층(12) 상의 제1SOG막(15)이 습식 식각에 의해 제거되고, 블랭킷 건식 식각에 의해 금속 배선층(12) 상의 제1실리콘 산화막(13) 및 제1실리콘 질화막(14)이 제거되어, 비아홀(22)이 형성된다.
상기 실시예에 의하면, 음성 감광막을 이용하여, 비아홀이 형성될 부분을 제1SOG막으로 채운 다음, 제2SOG막 및 소정의 절연막으로 금속 층간을 절연하는 절연막을 형성한 후, 기판 표면을 평탄화 시키고 나서, 제1SOG막을 습식식각으로 제거함으로써, 비아홀을 형성하였다. 이에 따라, 어스펙트 비가 높은 비아홀에서 발생되는 건식 식각에 의한 로딩 이펙트 및 에치 스톱 현상을 방지할 수 있다. 따라서, 고집적화에 대응할 수 있는 높은 어스펙트 비를 갖는 반도체 소자의 비아홀 형성이 가능해짐으로써, 다층 배선 형성에 따른 배선간의 연결이 안정적으로 형성될 수 있으므로, 반도체 소자의 특성 및 신뢰성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (9)

  1. 높은 어스펙트 비를 갖는 반도체 소자의 비아홀 형성방법에 있어서, 도전층 패턴이 형성된 반도체 기판 상에 상기 도전층 패턴의 형태로 제1절연막을 형성하는 단계; 상기 제1절연막 상에 제1SOG막 및 제2절연막을 순차적으로 형성하는 단계; 상기 제2절연막 및 제1SOG 막을 상기 제1절연막이 노출될 때까지 식각하여 상기 도전층 패턴 상에 제2절연막 및 제1SOG막으로 이루어진 소정의 패턴을 형성하는 단계; 상기 소정의 패턴의 형태로 상기 기판 전면에 제3절연막을 형성하는 단계; 상기 제3절연막 상에 제2SOG막을 형성하는 단계; 상기 제2절연막 상의 상기 제3절연막이 노출될 때까지 상기 제2SOG막을 에치백하는 단계; 상기 기판 전면에 제4절연막을 형성하는 단계; 상기 도전층 패턴 상의 상기 제1SOG막이 노출되도록 상기 제4 및 제3절연막을 식각하여 평탄화하는 단계; 및, 상기 도전층 패턴 상의 상기 소정의 패턴을 제거하여 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
  2. 제1항에 있어서, 도전층 패턴 상에 소정의 패턴을 형성하는 단계는 상기 도전층 패턴 상의 상기 제2절연막 상에 음성 감광막 패턴을 이용한 소정의 마스크 패턴을 형성하는 단계; 및, 상기 마스크 패턴을 이용하여 상기 제2절연막 및 제1SOG막을 순차적으로 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
  3. 제2항에 있어서, 상기 제2절연막 및 제1SOG막의 식각은 건식 식각으로 진행하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
  4. 제3항에 있어서, 상기 제1SOG막의 건식 식각은 600 내지 800 Watt의 전력과, 80 내지 100 mTorr의 압력과, 40 내지 80 Gauss의 자력과, 50 내지 60 SCCM의 CHF3개스와, 25 내지 30 SCCM의 CF4개스와, 80 내지 100 SCCM의 Ar 개스의 조건하에서 진행하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
  5. 제3항에 있어서, 상기 제2절연막의 건식 식각은 800 내지 1,000 Watt의 전력과, 200 내지 300mTorr의 압력과, 50 내지 80Gauss의 자력과, 50 내지 60 SCCM의 CHF3개스와, 20 내지 30 SCCM의 CF4개스와, 5 내지 10 SCCM의 O2개스와, 60 내지 100 SCCM의 Ar 개스의 조건하에서 진행하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
  6. 제1항에 있어서, 상기 제2SOG막의 에치백은 600 내지 800 Watt의 전력과, 80 내지 100mTorr의 압력과, 40 내지 80Gauss의 자력과, 50 내지 60 SCCM의 CHF3개스와, 25 내지 30 SCCM의 CF4개스와, 80 내지 100 SCCM의 Ar 개스의 조건하에서 진행하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
  7. 제1항에 있어서, 상기 평탄화 공정은 CMP 기술로 진행하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
  8. 제1항에 있어서, 상기 소정의 패턴을 제거하는 단계에서 상기 제1SOG막은 습식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
  9. 제1항에 있어서, 상기 소정의 패턴을 제거하는 단계에서 상기 제1절연막은 건식 식각으로 제거하는 것을 특징으로 하는 반도체 소자의 비아홀 형성방법.
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* Cited by examiner, † Cited by third party
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KR101038530B1 (ko) * 2007-05-23 2011-06-02 르네사스 일렉트로닉스 가부시키가이샤 장벽금속 및 피복막을 포함하는 반도체 장치 및 이를제조하기 위한 방법

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