CN101471324B - 一种超低k互连结构及其制造方法 - Google Patents
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Abstract
本发明提出了一种超低K互连结构及其制造方法,该超低K互连结构至少包括第一金属层,覆盖第一金属层的第一阻挡层,第一阻挡层上方的第一低K介质层,其K值大于2.5且小于3.0,第一低K介质层上方的中间阻挡层,中间阻挡层上方的蚀刻终止层,蚀刻终止层上方的上层阻挡层,一个或多个沟道贯通上述第一阻挡层、第一低K介质层、中间阻挡层、蚀刻终止层和部分上层阻挡层,上述沟道内填充有导电材料,一个或多个通孔贯通上述第一低K介质层、中间阻挡层和蚀刻终止层,上述通孔的侧壁涂覆有一层侧壁阻挡层,上述通孔内填充有低K介质材料,其K值小于2.0。本发明在填充导电材料的沟道周围形成保护用的覆盖阻挡层,使得在使用低K材料的同时有效阻止铜的扩散。
Description
技术领域
本发明涉及半导体技术领域,特别是一种超低K互连结构及其制造方法。
背景技术
目前的半导体工艺中,晶片的金属互连通常由图案化的金属引线层的互连结构构成,随着器件逐渐减小,所希望的互连结构也越来越小。铜是一种常用的用作互连结构的金属材料,由于铜的导电电阻小,因而与其他金属材料相比,可以一定程度降低RC延迟,但在此之后,电路层之间的寄生电容C对RC延迟就起到主要的影响了。可以采用低K(低介电常数)材料作为介质层,其优点在于介质材料的k值越低,在芯片上构建的互连结构的互连电容越小,因此如果使用低K材料作为不同电路层的隔绝介质,则RC延迟的影响便很小。在纳米技术中,90nm的半导体工艺中,通常采用的低k材料的k值小于2.7。但是,低K材料并不能够良好的阻止铜原子扩散,这就使得工艺制程中,铜会产生溢出现象。
发明内容
鉴于上述,本发明的目的在于提供一种能解决上述问题的新方法,防止因低K材料的使用产生的铜的溢出。
为达上述目的,本发明提供了一种超低K互连结构,至少包括:
第一金属层,
覆盖第一金属层的第一阻挡层,
第一阻挡层上方的第一低K介质层,其K值大于2.5且小于3.0,
第一低K介质层上方的中间阻挡层,
中间阻挡层上方的蚀刻终止层,
蚀刻终止层上方的上层阻挡层,
一个或多个沟道贯通上述第一阻挡层、第一低K介质层、中间阻挡层、蚀刻终止层和部分上层阻挡层,上述沟道内填充有导电材料,
一个或多个通孔贯通上述第一低K介质层、中间阻挡层和蚀刻终止层,上述通孔的侧壁涂覆有一层侧壁阻挡层,上述通孔内填充有低K介质材料,其K值小于2.0。
作为优选,上述第一金属层的材料为铜,上述沟道内填充的导电材料为铜或氮化钛。
作为优选,上述侧壁阻挡层的厚度为100A~300A,高度大于等于通孔的高度且小于等于沟道内填充的导电材料的高度。
本发明还提供了一种超低K互连结构的制造方法,包括以下步骤:
步骤1,提供一结构,包括第一金属层,覆盖第一金属层的第一阻挡层,第一阻挡层上方的第一低K介质层,其K值大于2.5且小于3.0,第一低K介质层上方的中间阻挡层,中间阻挡层上方的蚀刻终止层,蚀刻终止层上方的第二阻挡层;
步骤2,对上述结构进行蚀刻,形成一个或多个沟道贯通上述第一阻挡层、第一低K介质层、中间阻挡层、蚀刻终止层和第二阻挡层;
步骤3,在上述沟道内沉积导电材料,而后对上述结构进行化学机械抛光,去除部分第二阻挡层;
步骤4,蚀刻上述第二阻挡层,在上述蚀刻终止层上形成垫片结构,而后形成一个或多个通孔贯通上述第一低K介质层、中间阻挡层和蚀刻终止层;
步骤5,在上述通孔的侧壁涂覆一层侧壁阻挡层,而后在上述通孔内填充低K介质材料,其K值小于2.0;
步骤6,在上述结构的上方沉积上层阻挡层。
作为优选,上述侧壁阻挡层的厚度为100A~300A,高度大于等于通孔的高度且小于等于沟道内填充的导电材料的高度。
作为优选,上述第一金属层的材料为铜,上述沟道内填充的导电材料为铜或氮化钛。
作为优选,上述步骤4中的利用光片蚀刻方法进行蚀刻,从而形成垫片结构。
作为优选,在上述通孔的侧壁阻挡层和第一阻挡层的材料相同。
本发明的有益效果在于,在填充导电材料的沟道周围形成保护用的覆盖阻挡层,使得在使用低K材料的同时有效阻止铜的扩散。
下面结合附图,对本发明的具体实施方式作进一步的详细说明。对于所属技术领域的技术人员而言,从对本发明的详细说明中,本发明的上述和其他目的、特征和优点将显而易见。
附图说明
图1-图6为本发明一较佳实施例的一种超低K互连结构的制造过程中,其中表示各个步骤中超低K互连结构的截面示意图。
具体实施方式
下面结合附图和具体实施例对本发明所述的一种超低K互连结构及其制造方法作进一步的详细说明。
如图1所示,提供一个导体结构,其中包括第一金属层11,其材料例如是铜,当然也可以是其他材料;覆盖第一金属层11的第一阻挡层12,其材料可以是碳化硅或氮氧化硅等;第一阻挡层12上方的第一低K介质层13,低K介质的k值大于2.5并小于3,其材料可以例如是应用材料公司(Applied Material Co.)制造的黑钻(Black Diamond,即碳掺杂氧化硅)技术的低K介质,或者Novellus(诺阿)公司出产的CORAL低K介电质,由SiCOH构成;第一低K介质层13上方的中间阻挡层14;中间阻挡层14上方的蚀刻终止层15,其材料为碳化硅SiC或氮氧化硅SiON等;蚀刻终止层15上方的第二阻挡层16,第二阻挡层16是化学机械抛光(CMP)截止层,其材料为氮化硅、氧化物、碳化硅等介质。
而后,形成一个或多个沟道贯通上述第一阻挡层12、第一低K介质层13、中间阻挡层14、蚀刻终止层15和第二阻挡层16,在该实施例中,沟道的数目为两个,形状为杯状,即在蚀刻终止层15中的沟道面积大于在第一低K介质层13内的沟道面积,其当然也可以是任意合适的形状,该沟道17可以通过蚀刻方式形成,用于沉积互连用金属材料。
如图2所示,在沟道17内沉积导电材料,也就是植入例如氮化钽(TaN)/铜籽/铜的导电材料,从而使得沟道17内的导电材料可以与第一金属层互连,而后对上述结构进行铜化学机械抛光,并去除部分第二阻挡层16,使得沟道17中的导电材料的上表面高于第二阻挡层16的上表面。
如图3所示,采用例如光片蚀刻(blanket etch)的方法蚀刻第二阻挡层16,在上述蚀刻终止层15上形成垫片结构,该垫片结构的上部与沟道17的导电材料上部紧密邻接,下部形成贴合结构,贴合在蚀刻终止层15上。
再如图4所示,在第一低K介质层13、中间阻挡层14和蚀刻终止层15中形成通孔,使得通孔在上述三个层内贯通,通孔不与沟道接触,在本实施例中,通孔的数目为一个,形状为柱状,其当然也可以是任意数目和形状的通孔,不受本实施例限制;通孔可以通过蚀刻方式形成,也可以通过其他任意合适的方式形成,在本实施例中采用光片蚀刻的方法形成通孔。
如图5所示,首先在通孔的侧壁形成一层侧壁阻挡层18,该侧壁阻挡层18的形成方法可以是沉积或旋转涂布,侧壁阻挡层18的厚度为100A~300A,高度大于等于通孔的高度且小于等于沟道内填充的导电材料的高度,最好是等于沟道内填充的导电材料的高度,通常为0.5-0.75μm,从而有效地保证沟道内的导电材料不会溢出,在高压操作时是不会产生桥接、漏电和损耗等现象,侧壁阻挡层和第一阻挡层12的材料可以相同,例如都是SiC或硅碳氮SiCN等,也可以是不相同的。而后在通孔内形成低K介质材料层19,其K值小于2.0,可以通过沉积,而后回蚀或全面暴露的方式形成。
再如图6所示,在上述结构的上方沉积上层阻挡层20,得到本发明一较佳实施例的超低K互连结构,其中上层阻挡层20的材料可以与第一阻挡层12相同。
本发明虽然以较佳实施例的方式详述,但是应该知道的是,本发明还有许多实施方式,只要是在填充有导电材料,例如铜、铝的沟道周围制造相应的侧壁保护层,以保护沟道内的材料不会在后续操作中溢出的结构均应属于本发明的范围内。
以上所述仅为本发明的较佳实施例,并非用来限定本发明的实施范围;如果不脱离本发明的精神和范围,对本发明进行修改或者等同替换的,均应涵盖在本发明的权利要求的保护范围当中。
Claims (8)
1.一种超低K互连结构,其特征在于至少包括:
第一金属层,
覆盖第一金属层的第一阻挡层,
第一阻挡层上方的第一低K介质层,其K值大于2.5且小于3.0,
第一低K介质层上方的中间阻挡层,
中间阻挡层上方的蚀刻终止层,
蚀刻终止层上方的上层阻挡层,
一个或多个沟道贯通上述第一阻挡层、第一低K介质层、中间阻挡层、蚀刻终止层和部分上层阻挡层,上述沟道内填充有导电材料,
一个或多个通孔贯通上述第一低K介质层、中间阻挡层和蚀刻终止层,上述通孔的侧壁涂覆有一层侧壁阻挡层,上述通孔内填充有低K介质材料,其K值小于2.0。
2.根据权利要求1所述的结构,其特征在于上述第一金属层的材料为铜,上述沟道内填充的导电材料为铜或氮化钛。
3.根据权利要求1所述的结构,其特征在于上述侧壁阻挡层的厚度为100A~300A,高度大于等于通孔的高度且小于等于沟道内填充的导电材料的高度。
4.一种超低K互连结构的制造方法,其特征在于包括以下步骤:
步骤1,提供一结构,包括第一金属层,覆盖第一金属层的第一阻挡层,第一阻挡层上方的第一低K介质层,其K值大于2.5且小于3.0,第一低K介质层上方的中间阻挡层,中间阻挡层上方的蚀刻终止层,蚀刻终止层上方的第二阻挡层;
步骤2,对上述结构进行蚀刻,形成一个或多个沟道贯通上述第一阻挡层、第一低K介质层、中间阻挡层、蚀刻终止层和第二阻挡层;
步骤3,在上述沟道内沉积导电材料,而后对上述结构进行化学机械抛光,去除部分第二阻挡层;
步骤蚀刻上述第二阻挡层,在上述蚀刻终止层上形成垫片结构,而后形成一个或多个通孔贯通上述第一低K介质层、中间阻挡层和蚀刻终止层;
步骤5,在上述通孔的侧壁涂覆一层侧壁阻挡层,而后在上述通孔内填充低K介质材料,其K值小于2.0;
步骤6,在上述结构的上方沉积上层阻挡层。
5.根据权利要求4所述的制造方法,其特征在于上述侧壁阻挡层的厚度为100A~300A,高度大于等于通孔的高度且小于等于沟道内填充的导电材料的高度。
6.根据权利要求4所述的制造方法,其特征在于上述第一金属层的材料为铜,上述沟道内填充的导电材料为铜或氮化钛。
7.根据权利要求4所述的制造方法,其特征在于上述步骤4中的利用光片蚀刻方法进行蚀刻,从而形成垫片结构。
8.根据权利要求4所述的制造方法,其特征在于在上述通孔的侧壁阻挡层和第一阻挡层的材料相同。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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---|---|
CN101471324A CN101471324A (zh) | 2009-07-01 |
CN101471324B true CN101471324B (zh) | 2010-07-07 |
Family
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Family Applications (1)
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---|---|---|---|
CN200710301315XA Active CN101471324B (zh) | 2007-12-26 | 2007-12-26 | 一种超低k互连结构及其制造方法 |
Country Status (1)
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CN (1) | CN101471324B (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102148216B (zh) * | 2010-02-09 | 2014-05-14 | 中芯国际集成电路制造(上海)有限公司 | 用于互连工艺的半导体结构及其制造方法 |
CN102683268A (zh) * | 2012-02-28 | 2012-09-19 | 上海华力微电子有限公司 | 具超低介电常数层间介电质的双大马士革结构的形成方法 |
CN102709233A (zh) * | 2012-06-21 | 2012-10-03 | 上海华力微电子有限公司 | 铜双大马士革结构形成方法以及半导体器件制造方法 |
CN104637921B (zh) * | 2013-11-06 | 2019-03-19 | 无锡华润上华科技有限公司 | 一种半导体组件的非导电层结构及其制作方法 |
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