CN102709233A - 铜双大马士革结构形成方法以及半导体器件制造方法 - Google Patents
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Abstract
本发明提供了铜双大马士革结构形成方法以及半导体器件制造方法。在衬底上依次形成第一介质层、第二介质层以及刻蚀阻挡层；在刻蚀阻挡层上布置第一光刻胶层；利用形成图案的第一光刻胶层来对刻蚀阻挡层进行刻蚀，以在刻蚀阻挡层中形成第一窗口；去除第一光刻胶层；在形成了形成第一窗口的刻蚀阻挡层上依次形成叠加介质层以及刻蚀保护层；在刻蚀保护层上第二光刻胶层；利用形成图案的第二光刻胶层来刻蚀叠加介质层以及刻蚀保护层，从而形成第一凹槽；在刻蚀到达刻蚀阻挡层时，利用刻蚀阻挡层的第一窗口继续进行刻蚀，从而在第一介质层和第二介质层形成与所述第一窗口相对应的第二凹槽；去除第二光刻胶层；利用铜填充刻蚀出来的第一凹槽和第二凹槽。
Description
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种铜双大马士革结构形成方法、以及一种采用了该铜双大马士革结构形成方法的半导体器件制造方法。
背景技术
铝互连线广泛应用于集成电路的后段互连中，主要的原因是它具有良好的导电性能，同时铝又具有和介电质材料、半导体材料有着很好的粘附性能。然而随着集成度的进一步提高，导线的尺寸也越来越小，铝导线的电阻也显得较高，同时也已经难以满足高电流密度的要求，因此逐渐过渡到了铜导线。
与此同时，介电质材料也由于电容电阻延迟效应的逐渐增加而从最初的氧化硅（介电常数为4左右）过渡到了氟硅玻璃（介电常数为3.7左右）再到掺碳的氧化硅（介电常数为3左右），而到了45nm技术结点以下，甚至到了具有一定孔洞的超低介电常数材料（介电常数小于2.5）。
超低介电常数材料的合理应用能够降低电容电阻延迟效应，然而，由于其孔洞的存在，也给具有该材料的半导体制备带来了很多挑战：例如超低介电常数材料的力学性能较差，杨氏模量和硬度与较传统的半导体材料相比都比较低，同时容易在后续的半导体加工工艺中，产生介电常数升高的现象，尤其是如果经过一个不合适的干法蚀刻加工工艺以后，该薄膜的介电常数会升高的更多而达不到超低介电常数的要求。
因此在半导体加工过程中，对于超低介电常数薄膜需要尽可能的避免干法蚀刻对其的影响，然而传统的铜大马士革制备工艺却不能够避免这一影响。
具体地说，图1至图10示意性地示出了根据现有技术的铜双大马士革结构形成方法的各个步骤。
如图1至图10所示，在根据现有技术的铜双大马士革结构形成方法的中，首先在衬底S上依次形成第一介质层1、第二介质层2（超低介电常数介电质层）、第三介质层3、第四介质层4、以及第五介质层5（图1）。随后，在第五介质层5上形成第一抗反射层6（图2）。此后，在第一抗反射层6上布置第一层光刻胶7，并形成第一层光刻胶7的图案（图3）。利用形成图案的第一层光刻胶7对第三介质层3、第四介质层4、以及第五介质层5进行刻蚀，随后去除第一抗反射层6以及第一层层光刻胶7（图4）。此后在刻蚀出的凹槽中以及第五介质层5表面形成第二抗反射层8（图5）。此后，在第二抗反射层8上布置第二光刻胶9，并形成第二层光刻胶9的图案（图6）。利用形成图案的第二层光刻胶9对第二介质层2、第三介质层3以及第二抗反射层8进行第一次干法刻蚀（图7）。随后去第二抗反射层8以及第二层光刻胶9，并且进行第二次干法刻蚀以刻蚀到第二介质层2的底部（图8）。在凹槽中填充金属铜10（图9）。去除第三介质层3、第四介质层4以及第三介质层3和第四介质层4中填充的金属铜（图10）。
然而，在根据现有技术的铜双大马士革结构形成方法的中，由于超低介电常数介电质层（第二介质层2）具有较多的孔洞，其在铜双大马士革结构形成过程中，经过两次干法蚀刻，薄膜的质量会受到一定程度的损伤（图10中虚线部分所示），介电常数会有所升高，甚至是由光刻所定义的尺寸也会有所变形，并且由于其力学性能相对较低，对其后续的加工也带来了很大的挑战。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够获取良好的层间介电质层的力学性能的铜双大马士革结构形成方法、以及采用了该铜双大马士革结构形成方法的半导体器件制造方法。
根据本发明的第一方面，提供了一种铜双大马士革结构形成方法，其包括：在衬底上依次形成第一介质层、第二介质层以及刻蚀阻挡层；在刻蚀阻挡层上布置第一光刻胶层，并且形成第一光刻胶层的图案；利用形成图案的第一光刻胶层来对刻蚀阻挡层进行刻蚀，以在刻蚀阻挡层中形成第一窗口；去除第一光刻胶层；在形成了形成第一窗口的刻蚀阻挡层上依次形成叠加介质层以及刻蚀保护层；在刻蚀保护层上第二光刻胶层，并且形成第二光刻胶层的图案；利用形成图案的第二光刻胶层来刻蚀叠加介质层以及刻蚀保护层，从而在叠加介质层和刻蚀保护层中形成第一凹槽；在刻蚀到达刻蚀阻挡层时，利用刻蚀阻挡层的第一窗口继续进行刻蚀，从而在第一介质层和第二介质层形成与所述第一窗口相对应的第二凹槽；去除第二光刻胶层；以及利用铜填充刻蚀出来的第一凹槽和第二凹槽。
优选地，上述铜双大马士革结构形成方法进一步包括：在叠加介质层表面布置第三光刻胶层，并且形成第三光刻胶层的图案；利用形成图案的第三光刻胶层刻蚀叠加介质层、刻蚀保护层、第一介质层和第二介质层，从而在第一凹槽和第二凹槽两侧形成外周凹槽；以及利用介电材料填充外周凹槽。
优选地，在上述铜双大马士革结构形成方法中，所述介电材料的电常数小于2.5。
优选地，在上述铜双大马士革结构形成方法中，所述介电材料是通过在介电质材料中加入有机成孔剂制备而成的，并通过紫外光照射使得有机成孔剂挥发而形成可控气泡。
优选地，在上述铜双大马士革结构形成方法中，所述可控气泡直径在0.5-2nm之间。
优选地，在上述铜双大马士革结构形成方法中，叠加介质层与第二介质层具有介电常数介于4-2.5之间的相同的材料。
优选地，在上述铜双大马士革结构形成方法中，第一介质层是含有氮元素的蚀刻阻挡层。
优选地，在上述铜双大马士革结构形成方法中，刻蚀阻挡层是含有氮元素的蚀刻阻挡层。
优选地，在上述铜双大马士革结构形成方法中，第二光刻胶层PR2的图案的开口部分覆盖了第一光刻胶层PR1的图案的开口部分。
根据本发明的第二方面，提供了一种采用了根据本发明的第一方面铜双大马士革结构形成方法的半导体器件制造方法。
通过采用本发明的铜双大马士革结构形成方法，一方面，在制备铜导线结构过程中采用传统的工艺，具有一定的兼容性；另外一方面，工艺过程中所刻蚀的是不含有孔洞结构的低介电常数层，而不是刻蚀超低介电常数薄膜，从而可以避免干法蚀刻对超低介电常数薄膜的损伤，能够最终准确得到设计所需的关键尺寸，并且相对原有技术其层间介电质层的力学性能要好，有利于后续的加工。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1至图10示意性地示出了根据现有技术的铜双大马士革结构形成方法的各个步骤。
图11至图25示意性地示出了根据本发明实施例的铜双大马士革结构形成方法的各个步骤。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
图11至图25示意性地示出了根据本发明实施例的铜双大马士革结构形成方法的各个步骤。
如图11至图25所示，根据本发明实施例的铜双大马士革结构形成方法包括：
首先，在衬底S上依次形成第一介质层1、第二介质层2以及刻蚀阻挡层12，如图11所示。其中，第二介质层2是低介电常数的介质层，例如，第二介质层2的介电常数小于4。优选地，在具体实施例中，第二介质层2是氟硅玻璃或掺碳的氧化硅等材料，其介电常数介于4-2.5之间。优选地，第一介质层1是含有氮元素的蚀刻阻挡层，如氮化硅、掺氮的碳化硅等材料。并且，优选地，刻蚀阻挡层12是含有氮元素的蚀刻阻挡层，如氮化硅、掺氮的碳化硅等材料。
此后，在刻蚀阻挡层12上布置第一光刻胶层PR1，并且形成第一光刻胶层PR1的图案，如图12所示。
此后，利用形成图案的第一光刻胶层PR1来对刻蚀阻挡层12进行刻蚀，以在刻蚀阻挡层12中形成第一窗口，如图13所示。
此后，去除第一光刻胶层PR1，如图14所示。
此后，在形成了形成第一窗口的刻蚀阻挡层12上依次形成叠加介质层22以及刻蚀保护层11，如图15所示。例如，在优选实施例中，叠加介质层22与第二介质层2具有相同的材料或者相似的材料，如图15所示。优选地，在具体实施例中，叠加介质层22是氟硅玻璃或掺碳的氧化硅等材料，其介电常数介于4-2.5之间。优选地，在具体实施例中，刻蚀保护层11是氧化硅。
此后，在刻蚀保护层11上第二光刻胶层PR2，并且形成第二光刻胶层PR2的图案，如图16所示。更具体地说，在优选实施例中，第二光刻胶层PR2的图案的开口部分覆盖了第一光刻胶层PR1的图案的开口部分，如图16所示。
此后，利用形成图案的第二光刻胶层PR2来刻蚀叠加介质层22以及刻蚀保护层11，从而在叠加介质层22和刻蚀保护层11中形成第一凹槽，其中所述刻蚀处理不能刻蚀掉刻蚀阻挡层12，如图17所示。
此后，在刻蚀到达刻蚀阻挡层12时，利用刻蚀阻挡层12的第一窗口继续进行刻蚀，从而在第一介质层1和第二介质层2形成与所述第一窗口相对应的第二凹槽，如图18所示。
此后，去除第二光刻胶层PR2，如图19所示。
此后，利用铜C1填充刻蚀出来的第一凹槽和第二凹槽，如图20所示。其中，可能在刻蚀保护层11的表面也形成了铜层C2。
此后，去除在刻蚀保护层11，如图21所示。其中，如果在刻蚀保护层11的表面也形成了铜层C2，则同时去除铜层C2。
此后，在叠加介质层22表面布置第三光刻胶层PR3，并且形成第三光刻胶层PR3的图案，如图22所示。
此后，利用形成图案的第三光刻胶层PR3刻蚀叠加介质层22、刻蚀保护层11、第一介质层1和第二介质层2，从而在第一凹槽和第二凹槽两侧形成外周凹槽，如图23所示。在该步骤中，实现了对该互连中的铜导线间隔较宽的区域进行有选择性的干法蚀刻以去除层间介电质部分。
此后，利用介电材料填充外周凹槽，如图24所示。在具体的优选实施例中，例如可利用介电常数小于2.5的超低介电常数材料k1填充外周凹槽；进一步优选地，所述介电材料的介电常数介于2.5-1之间。并且，具有超低介电常数的介电材料是通过介电质材料（例如，介电常数小于4的低介电质材料）加入有机成孔剂制备而成，并通过紫外光照射使得有机成孔剂挥发而形成可控气泡，并且优选地可控气泡直径在0.5-2nm之间。
在此，介电材料层k2有可能形成在叠加介质层22的表面。
此后，，在叠加介质层22的表面上形成了介电材料层k2的情况下，去除介电材料层k2，由此露出铜C1，如图25所示。
根据本发明实施例的上述铜双大马士革结构形成方法，先形成铜双大马士革结构，其中层间介电质层采用低介电常数薄膜，然后再利用干法蚀刻工艺选择性的将铜线间的介电质薄膜去除，随后用超低介电常数薄膜对其进行填充，并进行紫外光照射去除薄膜中的有机成孔剂形成孔洞，以达到降低薄膜介电常数的目的。采用该种方法所制备的铜双大马士革结构，其层间介电质不会受到后续干法蚀刻工艺的影响而产生介电常数升高的现象，并且相对传统的工艺步骤来说，其层间介电质的力学性能要好，便于工艺整合。
而且，采用本发明实施例的工艺流程至少具有如下优势，一方面是在制备铜导线结构过程中采用传统的工艺，具有一定的兼容性；另外一方面由于是工艺过程中所刻蚀的是不含有孔洞结构的低介电常数层，而不是刻蚀超低介电常数薄膜，从而可以避免干法蚀刻对超低介电常数薄膜的损伤，能够最终准确得到设计所需的关键尺寸，并且相对原有技术其层间介电质层的力学性能要好，有利于后续的加工。
根据本发明的另一优选实施例，本发明还提供了一种采用了上述铜双大马士革结构形成方法的半导体器件制造方法。
可以理解的是，虽然本发明已将较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种铜双大马士革结构形成方法，其特征在于包括：
在衬底上依次形成第一介质层、第二介质层以及刻蚀阻挡层；
在刻蚀阻挡层上布置第一光刻胶层，并且形成第一光刻胶层的图案；
利用形成图案的第一光刻胶层来对刻蚀阻挡层进行刻蚀，以在刻蚀阻挡层中形成第一窗口；
去除第一光刻胶层；
在形成了形成第一窗口的刻蚀阻挡层上依次形成叠加介质层以及刻蚀保护层；在刻蚀保护层上第二光刻胶层，并且形成第二光刻胶层的图案；
利用形成图案的第二光刻胶层来刻蚀叠加介质层以及刻蚀保护层，从而在叠加介质层和刻蚀保护层中形成第一凹槽；
在刻蚀到达刻蚀阻挡层时，利用刻蚀阻挡层的第一窗口继续进行刻蚀，从而在第一介质层和第二介质层形成与所述第一窗口相对应的第二凹槽；
去除第二光刻胶层；以及利用铜填充刻蚀出来的第一凹槽和第二凹槽。
2.根据权利要求1所述的铜双大马士革结构形成方法，其特征在于进一步包括：在叠加介质层表面布置第三光刻胶层，并且形成第三光刻胶层的图案；
利用形成图案的第三光刻胶层刻蚀叠加介质层、刻蚀保护层、第一介质层和第二介质层，从而在第一凹槽和第二凹槽两侧形成外周凹槽；以及利用介电材料填充外周凹槽。
3.根据权利要求3所述的铜双大马士革结构形成方法，其特征在于，所述介电材料的介电常数小于2.5。
4.根据权利要求4所述的铜双大马士革结构形成方法，其特征在于，所述介电材料是通过在介电质材料中加入有机成孔剂制备而成的，并通过紫外光照射使得有机成孔剂挥发而形成可控气泡。
5.根据权利要求4所述的铜双大马士革结构形成方法，其特征在于，所述可控气泡直径在0.5-2nm之间。
6.根据权利要求1至5之一所述的铜双大马士革结构形成方法，其特征在于，叠加介质层与第二介质层具有介电常数介于4-2.5之间的相同的材料。
7.根据权利要求1至5之一所述的铜双大马士革结构形成方法，其特征在于，第一介质层是含有氮元素的蚀刻阻挡层。
8.根据权利要求1至5之一所述的铜双大马士革结构形成方法，其特征在于，刻蚀阻挡层是含有氮元素的蚀刻阻挡层。
9.根据权利要求1至5之一所述的铜双大马士革结构形成方法，其特征在于，第二光刻胶层PR2的图案的开口部分覆盖了第一光刻胶层PR1的图案的开口部分。
10.一种采用了根据权利要求1至9之一所述的铜双大马士革结构形成方法的半导体器件制造方法。
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