CN103681497B - 一种半导体器件的制备方法 - Google Patents

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Abstract

本发明涉及一种半导体器件的制备方法，包括：提供半导体衬底；在所述半导体衬底上依次形成蚀刻停止层、介电层、硬掩膜叠层以及金属硬掩膜层；蚀刻所述金属硬掩膜层，形成开口；以所述金属硬掩膜层为掩膜，蚀刻所述硬掩膜叠层、介电层，形成侧壁倾斜的锥形沟槽，其中，通过提高所述蚀刻温度和/或蚀刻气体的流量以在形成上述锥形沟槽的同时完全去除所述金属硬掩膜层。在本发明中通过提高所述蚀刻温度、蚀刻气体的流量从而形成锥形沟槽，在形成上述锥形沟槽的同时完全去除所述金属硬掩膜层，从而最上层硬掩膜叠层获得更大的开口，利用所述锥形沟槽能获得更好的填充效果，提高了半导体器件的良率。

Description

一种半导体器件的制备方法
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件的制备方法。
背景技术
随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。随着半导体器件，比如CMOS器件尺寸降低到28nm以下，在后端制程中通常采用超低K材料作为层间介质层，来获得更好的电阻电容性能。
在28nm及以下的CMOS器件中，经常使用双镶嵌工艺来形成多层互连结构，即多层互连结构相互堆叠，并使用层间介电层对这些多层互连结构进行隔离，往往使用低k材料来形成这里的层间介电层，然后在层间介电层中形成互连的沟槽和通孔，最后利用导电材料，来填充所述沟槽和通孔。在该工艺过程中往往包含有若干个刻蚀的步骤，因此经常会使用硬掩膜对器件进行隔离或保护，由于金属硬掩膜层具有更低的光刻胶剥离率以及更少的湿度摄入，得到广泛的应用，使用金属硬掩膜对低k层间介电层进行保护以及在之后将之去除。其中，在形成所述沟槽和通孔后，在进一步的填充导电材料时，由于所述金属硬掩膜具有高的深宽比，因此在填充时容易造成空洞和空隙，给填充带来困难。
此外不仅仅在所述双镶嵌工艺中存在空隙难以填充的问题，在形成浅沟槽隔离后填充时也会存在该问题，造成半导体器件产品良率降低，因此需要对目前的工艺过程进行改进，提高所述沟槽以及通孔填充效果。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：
提供半导体衬底；
在所述半导体衬底上依次形成蚀刻停止层、介电层、硬掩膜叠层以及金属硬掩膜层；
蚀刻所述金属硬掩膜层，形成开口；
以所述金属硬掩膜层为掩膜，蚀刻所述硬掩膜叠层、介电层，形成侧壁倾斜的锥形沟槽，其中，通过提高所述蚀刻温度和/或蚀刻气体的流量以在形成上述锥形沟槽的同时完全去除所述金属硬掩膜层。
作为优选，采用干法蚀刻以形成所述锥形沟槽。
作为优选，采用N2气氛蚀刻以形成所述锥形沟槽。
作为优选，所述N2流量为10-1000sccm。
作为优选，用于固定所述半导体衬底的静电卡盘的温度为150℃以上。
作为优选，所述蚀刻温度的控制为双区控制、多区控制或者基于晶片的控制。
作为优选，所述蚀刻温度中相邻两节点之间的最大温差小于5℃。
作为优选，所述硬掩膜叠层包括依次层叠的低K材料硬掩膜层以及氧化物硬掩膜层。
作为优选，所述氧化物硬掩膜层为TEOS层。
作为优选，所述低K材料硬掩膜层为BD材料层。
作为优选，所述金属硬掩膜选用TiN、BN和AlN中的一种或多种。
作为优选，所述介电层为超低K材料层。
作为优选，所述介电层为2.2BD、2.45BD或者2.55BD材料层。
作为优选，所述方法还包括去除部分所述蚀刻停止层的步骤。
作为优选，所述去除蚀刻停止层的步骤中用于固定半导体衬底的静电卡盘的温度为150℃以上，所述蚀刻温度的控制为双区控制、多区控制或者基于晶片的控制。
作为优选，所述去除蚀刻停止层的步骤中选用N2进行蚀刻，其流量为10-1000sccm。
作为优选，通过DOE试验方法获得所述蚀刻温度和所述蚀刻气体流量。
作为优选，通过正交试验设计法或者析因法获得所述蚀刻温度和所述蚀刻气体流量。
在本发明中为了在填充沟槽时获得更好的效果，在所述金属硬掩膜下方设置硬掩膜叠层，并且在蚀刻形成沟槽的过程中，通过提高所述蚀刻温度、蚀刻气体的流量从而形成锥形沟槽，在形成上述锥形沟槽的同时完全去除所述金属硬掩膜层，从而最上层硬掩膜叠层获得更大的开口，利用所述锥形沟槽能获得更好的填充效果，克服了现有技术中容易出现空洞和空隙的问题，方法简单易控，提高了半导体器件的良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-b为本发明所述基于金属硬掩膜的沟槽形成过程示意图；
图2为本发明所述基于金属硬掩膜的沟槽形成工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
下面结合附图对本发明所述基于金属硬掩膜的倾斜沟槽的方法做进一步说明，首先，参照图1a，首先提供半导体衬底，所述衬底并没有在该图中示出，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。在该半导体衬底中还可以进一步形成栅极以及位于栅极两侧的源漏区以及形成其他有源器件。
然后在所述衬底上形成蚀刻阻挡层101，其可以是SiN、SiC、NDC中的一种，在一个实施例中使用CVD的方法来形成具有100-1000埃的SiN层，所述蚀刻停止层用于蚀刻过程保护位于其下方的衬底不受损伤。
在所述刻蚀停止层101上具有介电层102，所述介电层可以使用低K材料或超低K材料，例如氟氧化硅（SiOF）、氢化的硅碳氧化物（SiCOH）、碳氧化硅（SiCO）、掺氮的碳化硅（BLoK）等无机材料，或者芳香族碳氢化合物、二甲苯塑料等有机化合物，形成具有厚度为100-2000埃的低k介电层，在本发明中优选为2.55BD材料。
在所述介电层上形成硬掩膜叠层，所述硬掩膜叠层可以为低K材料硬掩膜层103、氧化物硬掩膜层104中的一种或者多种，其中，所述氧化物硬掩膜层可以为氮化物或氧化物，可以选用等离子增强氮化硅层PESIN层、等离子增强正硅酸乙酯PETEOS层、SiN层以及正硅酸乙酯TEOS层中的一种或多种的组合，在本发明的优选实施方式中，所述硬掩膜叠层优选为低K材料硬掩膜层和TEOS层的组合，所述低K材料硬掩膜层选用BD（Black diamond）材料，奔本发明中优选2.2BD、2.45BD以及2.55BD（介电常数分别为2.2、2.45以及2.55）材料，其厚度为400-2000埃，所述TEOS层的厚度为400-2000埃；作为优选，所述硬掩膜叠层的沉积方法可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。本发明中优选化学气相沉积（CVD）法。所述硬掩膜在之后的蚀刻步骤中保护所述介电层部分不受损伤。
在所述硬掩膜叠层上方为金属硬掩膜105，所述金属硬掩膜可以为TiN、BN或Cu3N中的一种或多种的组合，在本发明的一个实施例中使用CVD或PVD的方法来形成TiN的金属硬掩膜层，其厚度可以是100-800埃。
然后在所述金属硬掩膜上形成抗反射层，在所述抗反射层上形成光刻胶层，为了简化所述过程，在图中没有标示所述抗反射层以及光刻胶层，图案化所述光刻胶层，定义出所述沟槽的图形，并以所述光刻胶图案为掩膜层，蚀刻所述抗反射层、金属硬掩膜层，将所述图案转移到所述金属硬掩膜105上，形成如图1a所示的开口10，接着去除所述抗反射层以及光刻胶层。
参照图1b，以所述金属硬掩膜层为掩膜蚀刻所述硬掩膜叠层以及介电层，为了更好的填充该沟槽，在本发明中提高了所述蚀刻过程的蚀刻温度、蚀刻气体流量，在形成上述锥形沟槽的同时完全去除所述金属硬掩膜层；在在本发明中用于固定所述半导体衬底的静电卡盘的温度为150℃以上，优选为150-300℃，更有选为150-220℃，所述蚀刻温度的控制为双区控制、多区控制或者基于晶片的控制。
在该步骤中所述蚀刻方法选用干法蚀刻，反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻。最好通过一个或者多个RIE步骤进行干法蚀刻。作为优选，选用气体蚀刻来形成所述锥形沟槽，在本发明中可以根据所选材料的不同来选择蚀刻气体，例如在本发明中可以选择N2中的作为蚀刻气氛，还可以同时加入其它少量气体例如CF4、CO2、O2，所述蚀刻压力可以为50-200mTorr，优选为100-150mTorr，功率为200-600W，在本发明中所述蚀刻时间为5-80s，更优选10-60s，同时在本发明中选用较大的气体流量，作为优选，在本发明所述N2的流量为30-300sccm，更优选为50-100sccm。
通过提高上述蚀刻过程中温度、蚀刻气体流量，蚀刻后可以得到如图1b所述的沟槽20，所述沟槽的具有倾斜的侧壁，所述沟槽整体呈锥形，并且所述沟槽的上面开口大，下面开口小，并且同时去除了所述金属硬掩膜层，获得了更大的开口。作为优选，在本发明中所述蚀刻温度和蚀刻气体流量通过DOE试验方法获得，具体地，所述蚀刻温度和蚀刻气体流量通过正交试验设计法或者析因法获得。
在该步骤中经过蚀刻在所述硬掩膜叠层以及介电层中形成上部开口大的锥形沟槽，所述沟槽的深度以及宽度可以通过该步骤中的蚀刻温度以及蚀刻气体流量加以控制，在上述的温度以及气体流量范围内，所述沟槽上部开口较大，因此在后面填充形成通孔的步骤中更加容易，而且不会形成气泡等，在上述优选范围内，所述锥形沟槽的开口更大，更加适宜填充，更容易消除填充的空隙以及空洞，效果更好。
在形成所述沟槽之后还进一步的包括蚀刻去除部分所述蚀刻停止层的步骤，在该步骤以形成沟槽的第二介电层为掩膜进行蚀刻，在所述蚀刻停止层上形成开口，在填充金属之后与位于下层的各器件形成电连接，在该步骤中同样选用较高的温度以及蚀刻气体流量，可以选用和蚀刻形成所述沟槽时的条件，例如所述去除蚀刻停止层的步骤中用于固定半导体衬底的静电卡盘的温度为150℃以上，所述蚀刻温度的控制为双区控制、多区控制或者基于晶片的控制。
在形成所述倾斜的锥形沟槽后，还包括在所述沟槽中填充导电材料，以形成电连接层，所填充的导电材料可以是Cu或其他金属，优选的使用Cu。
在本发明中为了在填充沟槽时获得更好的效果，在所述金属硬掩膜下方设置硬掩膜叠层，并且在蚀刻形成沟槽的过程中，通过控制所述蚀刻温度、蚀刻气体的流量从而形成锥形沟槽，在形成上述锥形沟槽的同时完全去除所述金属硬掩膜层，从而最上层硬掩膜叠层获得更大的开口，利用所述锥形沟槽能获得更好的填充效果，克服了现有技术中容易出现空洞和空隙的问题，方法简单易控，提高了半导体器件的良率。
本发明所述通过蚀刻形成锥形沟槽然后载填充的方法不仅可以应用于半导体器件浅沟槽隔离时氧化物的填充，还可以应用于各种金属互连工艺，例如在形成通孔以及接触孔的工艺中，或者双镶嵌工艺中的金属互连工艺中，当然也不仅仅局限于上述示例，在这些需要进行填充的工艺中都可以避免填充过程中出现空洞以及空隙的问题。
图2为本发明所述倾斜沟槽形成的流程示意图，具体地，包括以下步骤：
步骤201提供半导体衬底；
步骤202在所述衬底上形成蚀刻停止层、介电层、硬掩膜叠层和金属硬掩膜层；
步骤203蚀刻所述金属硬掩膜层，形成开口；
步骤204以所述金属硬掩膜层为掩膜，蚀刻所述硬掩膜叠层、介电层，形成侧壁倾斜的锥形沟槽，其中，通过提高所述蚀刻温度和/或蚀刻气体的流量以在形成上述锥形沟槽的同时完全去除所述金属硬掩膜层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (16)

1.一种半导体器件的制备方法，包括：
提供半导体衬底；
在所述半导体衬底上依次形成蚀刻停止层、介电层、硬掩膜叠层以及金属硬掩膜层；
蚀刻所述金属硬掩膜层，形成开口；
以所述金属硬掩膜层为掩膜，蚀刻所述硬掩膜叠层、介电层，形成侧壁倾斜的锥形沟槽，其中，通过提高所述蚀刻温度和/或蚀刻气体的流量以在形成上述锥形沟槽的同时完全去除所述金属硬掩膜层，以获得更大的开口。
2.根据权利要求1所述的方法，其特征在于，采用干法蚀刻以形成所述锥形沟槽。
3.根据权利要求1所述的方法，其特征在于，采用N2气氛蚀刻以形成所述锥形沟槽。
4.根据权利要求3所述的方法，其特征在于，所述N2流量为10-1000sccm。
5.根据权利要求1所述的方法，其特征在于，用于固定所述半导体衬底的静电卡盘的温度为150℃以上。
6.根据权利要求1所述的方法，其特征在于，所述蚀刻温度的控制为双区控制、多区控制或者基于晶片的控制。
7.根据权利要求6所述的方法，其特征在于，所述蚀刻温度中相邻两节点之间的最大温差小于5℃。
8.根据权利要求1所述的方法，其特征在于，所述硬掩膜叠层包括依次层叠的低K材料硬掩膜层以及氧化物硬掩膜层。
9.根据权利要求8所述的方法，其特征在于，所述氧化物硬掩膜层为TEOS层。
10.根据权利要求8所述的方法，其特征在于，所述低K材料硬掩膜层为BD材料层。
11.根据权利要求1所述的方法，其特征在于，所述金属硬掩膜选用TiN、BN和AlN中的一种或多种。
12.根据权利要求1所述的方法，其特征在于，所述介电层为超低K材料层。
13.根据权利要求1所述的方法，其特征在于，所述介电层为介电常数为2.2、2.45或者2.55的黑钻石材料层。
14.根据权利要求1所述的方法，其特征在于，所述方法还包括去除部分所述蚀刻停止层的步骤。
15.根据权利要求14所述的方法，其特征在于，所述去除蚀刻停止层的步骤中用于固定半导体衬底的静电卡盘的温度为150℃以上。
16.根据权利要求14所述的方法，其特征在于，所述去除蚀刻停止层的步骤中选用N2进行蚀刻，其流量为10-1000sccm。
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