CN103730362B - 一种半导体器件及其制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000002360 preparation method Methods 0.000 title claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 239000003989 dielectric material Substances 0.000 claims abstract description 37
- 238000000034 method Methods 0.000 claims abstract description 36
- 238000005530 etching Methods 0.000 claims abstract description 31
- 238000001039 wet etching Methods 0.000 claims description 20
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000576 coating method Methods 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 7
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 7
- 230000003746 surface roughness Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 230000008439 repair process Effects 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 229910052681 coesite Inorganic materials 0.000 claims description 4
- 229910052906 cristobalite Inorganic materials 0.000 claims description 4
- 229910052682 stishovite Inorganic materials 0.000 claims description 4
- 229910052905 tridymite Inorganic materials 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 238000011049 filling Methods 0.000 description 6
- 239000012212 insulator Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000009790 rate-determining step (RDS) Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
本发明涉及一种半导体器件及其制备方法，所述方法包括：提供半导体衬底，在所述衬底上形成硬掩膜层；图案化所述硬掩膜层，以形成开口；蚀刻所述半导体衬底，以在所述衬底中形成锥形沟槽和位于所述沟槽之间的鳍片；采用介电材料填充所述锥形沟槽并平坦化；蚀刻去除部分所述介电材料，以使所述介电材料高于所述衬底上表面；回蚀刻所述硬掩膜层，以扩大所述开口的关键尺寸；蚀刻去除部分所述介电材料，以露出所述鳍片；蚀刻所述鳍片，以将所述鳍片分成倾斜程度不同两段，形成倾斜程度不同的上侧壁和下侧壁，同时去除部分所述硬掩膜层。通过本发明所述方法制备得到的半导体器件中包含双倾斜侧壁的鳍片，所鳍片高度更加容易控制，器件性能更加稳定。
Description
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法。
背景技术
集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到22nm或以下时，来自制造和设计方面的挑战已经导致了三维设计如鳍片场效应晶体管(FinFET)的发展。
相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。在FinFET中栅极的长度通过测量鳍片的平行长度得到，所述栅极的宽度是所述鳍片高度的两倍与鳍片宽之和，鳍片的高度限制了器件的电流以及栅极的电容，鳍片的宽度会影响器件的阈值电压以及短沟道控制。
目前制备得到的鳍片的侧壁一般都是竖直的，现有技术中也有侧壁倾斜或者呈碗状（bowing profile）的鳍片，如图10所示，该鳍片制备时的蚀刻过程分为两步进行，首先蚀刻形成沟槽，形成鳍片的上部，然后进一步蚀刻所述沟槽得到所述鳍片的下部，然后填充介电质、蚀刻等步骤，然后形成所述鳍片结构，但是在该过程中所述鳍片上部的高度不易控制。
目前在FinFET的制备过程中，所述鳍片的高度不易控制，而且鳍片的侧壁大都为竖直结构，而且在形成鳍片后，由于鳍片之间的沟槽的CD很小而且鳍片侧壁竖直，给填充介电质时带来困难，很容易产生气泡和空隙，因此，需要对目前方法进行改进，以便使所述鳍片高度更加容易控制，而且后面工艺中填充效果更好。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种半导体器件的制备方法，包括：
提供半导体衬底，在所述衬底上形成硬掩膜层；
图案化所述硬掩膜层，以在所述硬掩膜层中形成开口；
蚀刻所述半导体衬底，以在所述衬底中形成锥形沟槽和位于所述沟槽之间的鳍片；
采用介电材料填充所述锥形沟槽并平坦化；
蚀刻去除部分所述介电材料，以使所述介电材料高于所述衬底上表面；
回蚀刻所述硬掩膜层，以扩大所述开口的关键尺寸；
蚀刻去除部分所述介电材料，以露出所述鳍片；
蚀刻所述鳍片，以将所述鳍片分成倾斜程度不同两段，形成倾斜程度不同的上侧壁和下侧壁，同时去除部分所述硬掩膜层。
作为优选，所述方法还包括以下步骤：
湿法蚀刻所述鳍片，以修复所述鳍片表面粗糙程度，以使所述鳍片表面更加平整，同时去除剩余的所述硬掩膜层。
作为优选，所述修复所述鳍片表面粗糙程度的方法为
多次采用O3氧化鳍片侧壁形成氧化物以及湿法蚀刻去除所述形成的氧化物。
作为优选，所述蚀刻速率为10-20A/min。
作为优选，所述硬掩膜层为依次层叠的氧化物层和SiN层。
作为优选，所述氧化物层为Si02层。
作为优选，所述上侧壁与水平面的夹角为80-85°。
作为优选，所述上侧壁为Si晶面（551），与水平面的夹角为82°。
作为优选，所述下侧壁与水平面的夹角为70-80°。
作为优选，选用湿法蚀刻去除部分所述介电材料，所述湿法蚀刻为时间控制步骤，控制所述蚀刻时间，以使所述介电材料至少高于所述衬底上表面。
作为优选，所述回蚀刻选用CH3F和O2。
作为优选，所述硬掩膜层和所述衬底的蚀刻选择比大于或等于50。
作为优选，选用湿法蚀刻去除部分所述介电材料，所述湿法蚀刻的步骤为低蚀刻速率时间控制步骤，以控制所述鳍片的高度。
作为优选，所述蚀刻速率为20-40A/min。
本发明还包括一种具有双倾斜侧壁鳍片的半导体器件，包括：
半导体衬底；
鳍片，所述鳍片通过介电材料彼此分开，其中，所述鳍片分为倾斜程度不同的两段，具有倾斜程度不同的上侧壁和下侧壁，其中下侧壁的倾斜程度小于上侧壁的倾斜程度。
作为优选，所述倾斜程度不同的两段均为上窄下宽的锥形。
作为优选，所述上侧壁与水平面的夹角为80-85°。
作为优选，所述上侧壁为Si晶面（551），与水平面的夹角为82°。
作为优选，所述下侧壁与水平面的夹角为70-80°。
作为优选，所述半导体器件还包括位于所述鳍片上的金属材料层。
通过本发明所述方法制备得到的半导体器件中包含双倾斜侧壁的鳍片，所述鳍片分为倾斜程度不同两段，具有倾斜程度不同的上侧壁和下侧壁，其中下侧壁的倾斜程度小于上侧壁的倾斜程度，所述上侧壁Si（551）晶面相对于硅（110）更能产生较高的电子流动性和驱动电流比；所述下侧壁的倾斜程度小，所形成的开口也相对更大，因此在后面进行金属材料的填充时更加容易，填充效果也更好。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1-8为本发明中包含所述鳍片器件的制备流程示意图；
图9为制备本发明中含高度可控鳍片的半导体器件的工艺流程图；
图10为现有技术中含鳍片的半导体器件示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件及其制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
下面结合图1-8对本发明所述含高度可控鳍片的半导体器件的制备方法做进一步的说明：
如图1所示，提供半导体衬底，在所述衬底上依次形成硬掩膜膜层；
具体地，所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。半导体衬底上可以被定义有源区。
作为优选，还可以在所述半导体衬底中形成隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。在本发明中优选形成浅沟槽隔离，所述半导体衬底中还形成有各种阱(well)结构及衬底表面的沟道层。一般来说，形成阱(well)结构的离子掺杂导电类型与沟道层离子掺杂导电类型相同，但是浓度较栅极沟道层低，离子注入的深度泛围较广，同时需达到大于隔离结构的深度。
此外，半导体衬底上可以被定义有源区。在该有源区上还可以包含有其他的有源器件，为了方便，在所示图形中并没有标示。
所述硬掩膜层为依次层叠的氧化物层102和SiN层103，其中所述氧化物层优选为SiO2，其厚度为80-200埃。然后在所述氧化物层上沉积SiN层，其厚度优选为500-2000埃。在本发明中所述硬掩膜层的沉积可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。在本发明中优选原子层沉积（ALD）法。
参照图2，蚀刻所述硬掩膜层和所述半导体衬底，以在所述硬掩膜层中形成开口，在所述衬底中形成锥形沟槽和位于所述沟槽之间的鳍片；
具体地，在本发明中优选双掩膜层蚀刻形成所述开口和沟槽，具体地，在所述硬掩膜层形成沟槽图案掩膜层，例如定义了沟槽CD、分布以及个数的光刻胶掩膜层，然后蚀刻所述硬掩膜层，在所述硬掩膜层上形成开口，露出部分所述衬底，在该步骤中所述蚀刻方法优选RIE、HDP等方法，然后去除所述沟槽图案掩膜层，以所述硬掩膜层为掩膜蚀刻所述衬底，形成沟槽以及鳍片，在该蚀刻过程中，所述蚀刻功率可以为550-600w，蚀刻压力为2-150mTorr，蚀刻气体为CH2F2，SF6、N2和He。
参照图3，在所述采用介电材料填充所述锥形沟槽并平坦化；
具体地，沉积介电材料，以填充所述沟槽，所述介电材料可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。介电材料还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。然后执行平坦化步骤，以获得更为平整的表面，优选化学机械平坦化。
参照图4，蚀刻去除部分所述介电材料104，以使所述介电材料高于所述衬底上表面；
具体地，选用湿法蚀刻去除部分所述介电材料，所述湿法蚀刻为时间控制步骤，因此，在该步骤中严格控制所述蚀刻时间，控制所述去除的介电材料的厚度，以使所述介电材料至少高于所述衬底上表面。
参照图5，回蚀刻（pull back）所述硬掩膜层，以扩大所述开口的关键尺寸；
具体地，在该步骤中蚀刻所述硬掩膜层，同时蚀刻去除部分所述介电材料，该蚀刻步骤停止于所述衬底，在该步骤中选用CH3F和O2，而不能选用CF4、NF3、SF6、CH2F2、CHF3，以确保在该蚀刻过程中所述硬掩膜层和所述衬底的蚀刻选择比大于或等于50，使该过程仅仅蚀刻去除部分所述硬掩膜层，以扩大开口，同时不会造成对所述衬底的损坏。
参照图6，蚀刻去除部分所述介电材料，以露出部分所述鳍片；
具体地，在该步骤中选用湿法蚀刻去除部分所述介电材料，所述湿法蚀刻为低蚀刻速率时间控制步骤，因此在该步骤中严格控制蚀刻时间，同时选择较低的蚀刻速率，在本发明中优选蚀刻速率为20-40A/min，在该过程蚀刻去除部分介电材料，露出所述鳍片，该蚀刻过程决定了所述鳍片的高度。
参照图7，干法蚀刻所述鳍片，以将所述鳍片分成倾斜程度不同两段，形成倾斜程度不同的上侧壁和下侧壁，同时去除部分所述硬掩膜层；
具体地，在该步骤中以所述硬掩膜层为掩膜，进一步蚀刻所述鳍片，以形成倾斜程度不同两段，其中每段均为为上窄下宽的锥形，其中所述上侧壁与水平面的夹角为80-85°，如图中I所示角度；所述上侧壁为Si（551），与水平面的夹角为82°，所述Si（551）晶面相对于硅（110）更能产生较高的电子流动性和驱动电流比，保持硅表面的畅通；所述下侧壁与水平面的夹角为70-80°，如图中II所示角度，其中所述侧壁的倾斜程度更小，所形成的开口相对更大，因此在后面进行金属材料的填充时更加容易，填充效果也更好。
在该蚀刻过程中，由于所述硬掩膜层中的SiN和所述衬底蚀刻选择比较低，因此在该过程中所述SiN层被完全消耗掉。
在形成所述鳍片后，还可以进一步在鳍片的侧壁形成一层介电层，所述介电层可以为氧化物、氮化物或者氮氧化物，可以通过高温氧化所述鳍片表面或者沉积所述物质。
参照图8，湿法蚀刻去除所述剩余硬掩膜层，并修复所述鳍片表面粗糙程度，以使所述鳍片表面更加平整。
具体地，所述湿法蚀刻去除剩余所述硬掩膜层（氧化物层），所述湿法蚀刻选用O3，同时所述修复所述鳍片表面粗糙程度，多次通过O3氧化形成氧化物以及湿法蚀刻所形成的氧化物来修复所述鳍片表面粗糙程度，在该步骤中选用较低的时刻速率，优选为10-20A/min。
其中小图部分为所述圆圈部分的局部放大图，在该图中，所述鳍片105的上侧壁Si（551），与水平面的夹角为82°，所述Si（551）晶面相对于硅（110）更能产生较高的电子流动性和驱动电流比，保持硅表面的畅通，而且所述晶面相对于硅（110）更加平整，更容易在上面沉积金属层106，所述下侧壁与水平面的夹角为70-80°，其中所述侧壁的倾斜程度更小，更容易使产生的应力作用于所述沟槽，所形成的开口相对更大，更加容易填充所述金属层106。
本发明还提供了一种半导体器件，所述半导体器件中包含半导体衬底和鳍片，如图8所示，所述鳍片105通过介电材料彼此分开，其中，所述鳍片分为倾斜程度不同的两段，具有倾斜程度不同的上侧壁和下侧壁，其中下侧壁的倾斜程度小于上侧壁的倾斜程度。
作为优选，所述倾斜程度不同两段均为上窄下宽的锥形，所述上侧壁与水平面的夹角为80-85°，所述上侧壁为Si（551），与水平面的夹角为82°，所述下侧壁与水平面的夹角为70-80°。
作为优选，所述半导体器件还包括位于所述鳍片上的金属材料层106，以形成金属栅极结构。
图9为制备本发明制备半导体器件的工艺流程图，包括以下步骤：
步骤201提供半导体衬底，在所述衬底上形成硬掩膜层；
步骤202图案化所述硬掩膜层，以在所述硬掩膜层中形成开口；
步骤203蚀刻所述半导体衬底，以在所述衬底中形成锥形沟槽和位于所述沟槽之间的鳍片；
步骤204采用介电材料填充所述锥形沟槽并平坦化；
步骤205蚀刻去除部分所述介电材料，以使所述介电材料高于所述衬底上表面；
步骤206回蚀刻所述硬掩膜层，以扩大所述开口的关键尺寸；
步骤207蚀刻去除部分所述介电材料，以露出所述鳍片；
步骤208蚀刻所述鳍片，以将所述鳍片分成倾斜程度不同两段，形成倾斜程度不同的上侧壁和下侧壁，同时去除部分所述硬掩膜层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (12)
1.一种半导体器件的制备方法，包括：
提供半导体衬底，在所述衬底上形成硬掩膜层；
图案化所述硬掩膜层，以在所述硬掩膜层中形成开口；
蚀刻所述半导体衬底，以在所述衬底中形成锥形沟槽和位于所述沟槽之间的鳍片；
采用介电材料填充所述锥形沟槽并平坦化；
蚀刻去除部分所述介电材料，以使所述介电材料高于所述衬底上表面；
回蚀刻所述硬掩膜层，以扩大所述开口的关键尺寸；
蚀刻去除部分所述介电材料，以露出所述鳍片；
蚀刻所述鳍片，以将所述鳍片分成倾斜程度不同两段，形成倾斜程度不同的上侧壁和下侧壁，同时去除部分所述硬掩膜层；
湿法蚀刻所述鳍片，以修复所述鳍片表面粗糙程度，以使所述鳍片表面更加平整，同时去除剩余的所述硬掩膜层，其中修复所述鳍片表面粗糙程度的方法为：重复采用O3氧化鳍片侧壁形成氧化物以及湿法蚀刻去除所述形成的氧化物这一步骤多次。
2.根据权利要求1所述的方法，其特征在于，所述蚀刻速率为10-20A/min。
3.根据权利要求1所述的方法，其特征在于，所述硬掩膜层为依次层叠的氧化物层和SiN层。
4.根据权利要求3所述的方法，其特征在于，所述氧化物层为Si02层。
5.根据权利要求1所述的方法，其特征在于，所述上侧壁与水平面的夹角为80-85°。
6.根据权利要求5所述的方法，其特征在于，所述上侧壁为Si晶面(551)，与水平面的夹角为82°。
7.根据权利要求1所述的方法，其特征在于，所述下侧壁与水平面的夹角为70-80°。
8.根据权利要求1所述的方法，其特征在于，选用湿法蚀刻去除部分所述介电材料，所述湿法蚀刻为时间控制步骤，控制所述蚀刻时间，以使所述介电材料至少高于所述衬底上表面。
9.根据权利要求1所述的方法，其特征在于，所述回蚀刻选用CH3F和O2。
10.根据权利要求1所述的方法，其特征在于，所述硬掩膜层和所述衬底的蚀刻选择比大于或等于50。
11.根据权利要求1所述的方法，其特征在于，选用湿法蚀刻去除部分所述介电材料，所述湿法蚀刻的步骤为低蚀刻速率时间控制步骤，以控制所述鳍片的高度。
12.根据权利要求11所述的方法，其特征在于，所述蚀刻速率为20-40埃/min。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210384567.4A CN103730362B (zh) | 2012-10-11 | 2012-10-11 | 一种半导体器件及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210384567.4A CN103730362B (zh) | 2012-10-11 | 2012-10-11 | 一种半导体器件及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103730362A CN103730362A (zh) | 2014-04-16 |
| CN103730362B true CN103730362B (zh) | 2017-06-16 |
Family
ID=50454384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210384567.4A Active CN103730362B (zh) | 2012-10-11 | 2012-10-11 | 一种半导体器件及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103730362B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105460887B (zh) * | 2015-12-17 | 2017-10-24 | 中国科学院苏州纳米技术与纳米仿生研究所 | 图形化多孔硅的制备方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN101840888A (zh) * | 2009-03-16 | 2010-09-22 | 台湾积体电路制造股份有限公司 | 集成电路结构及其形成方法 |
| US8247859B2 (en) * | 2003-05-28 | 2012-08-21 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| CN103578988A (zh) * | 2012-07-20 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 鳍部、鳍式场效应管及鳍部和鳍式场效应管的形成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100968151B1 (ko) * | 2008-05-06 | 2010-07-06 | 주식회사 하이닉스반도체 | 핀 구조의 채널을 갖는 반도체 소자 및 그 제조방법 |
| US7910453B2 (en) * | 2008-07-14 | 2011-03-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Storage nitride encapsulation for non-planar sonos NAND flash charge retention |
-
2012
- 2012-10-11 CN CN201210384567.4A patent/CN103730362B/zh active Active
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| CN103730362A (zh) | 2014-04-16 |
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| PB01 | Publication | ||
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