CN101840888A - 集成电路结构及其形成方法 - Google Patents

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Abstract

本发明提供一种集成电路结构及其形成方法，该方法包括以下步骤：提供一具有上表面的半导体基材；形成一开口，从半导体基材的上表面延伸至半导体基材中；进行一第一沉积步骤，以将一第一介电材料填充至开口中；凹陷第一介电材料；进行一第二沉积步骤，以将一第二介电材料填充至开口的一剩余部分，其中第二介电材料较第一介电材料致密；以及凹陷第二介电材料，直到第二介电材料的上表面低于半导体基材的上表面。本发明的半导体鳍大体上不包括围墙，大于约11.0深宽比的浅沟槽隔离区域可与半导体鳍一起形成。

Description

集成电路结构及其形成方法
技术领域
本发明涉及一种集成电路，尤其涉及一种浅沟槽隔离区域(STI)与半导体鳍的结构与制法。
背景技术
现今的集成电路形成于半导体基材的表面上，其中基材大部分是硅基材。半导体元件被形成于各自的半导体基材表面上的隔离结构所分隔，其中隔离结构包括场氧化物(field oxide)与浅沟槽隔离区域(shallow trenchisolation，STI)。
随着集成电路微小化的趋势，浅沟槽隔离区域用于作为隔离结构。图1与图2显示形成浅沟槽隔离区域(STI)的中间工艺阶段。首先，请参见图1，开口112形成于基材110中，例如，借由蚀刻。开口112具有一深宽比(aspectratio)，其代表深度D1除以宽度W1的比例。随着集成电路缩小的同时，深宽比会随之增加。对于40nm或更小的技术而言，深宽比将会变得更大，且有时候会大更多，大于7.0。衬氧化层114形成于开口112中。接着，请参见图2，氧化物116，较佳是氧化硅，填充至开口112中，直到氧化物116的上表面高于基材110的上表面。
然而，深宽比的增加会产生问题。请参见图2，于填充开口时，高深宽比之不利之处在于会形成孔隙117，会造成此结果是因为氧化物的上表面区域先形成密封的(pre-mature sealing)原因。于进行化学机械研磨(chemicalmechanical polish，CMP)以移除过量的氧化物116之后，或于后续的清洁步骤之后，孔隙117可能会暴露出来。于后续的工艺中，导电材料(例如多晶硅)填充到开口中，会造成集成电路于某些情况下发生桥接(bridging)，甚至是短路(shorting)现象。
氧化物116一般的填充方式是使用两种方法，高密度等离子体化学气相沉积(high-density plasma chemical vapor deposition，HDPCVD，或称为HDP)与高深宽比工艺(high aspect-ratio process，HARP)。密度等离子体化学气相沉积(HDP)可以填充深宽比小于6的沟槽而不造成孔隙。高深宽比工艺(HARP)可以填充深宽比小于7的沟槽而不造成孔隙。然而，当深宽比接近7.0时，即使是没有形成孔隙，利用高深宽比工艺(HARP)所形成的氧化物116中间的部分通常是脆弱的(weak)。此脆弱的部分可能会被化学机械研磨工艺(CMP)所伤害，同样的也会造成孔隙。当深宽比大于7.0时，即使是使用高深宽比工艺(HARP)，还是会出现孔隙。因此，目前的沟槽填充技术要不产生孔隙，只能填充深宽比小于7.0的沟槽。
除了上述的问题外，传统的沟槽填充方法通常对于鳍式场效应晶体管(fin field-effect transistor，FinFETs)的形成会产生问题。举例而言，图3与图4显示用于形成鳍式场效应晶体管(FinFETs)的半导体鳍的工艺。于图3中，形成浅沟槽隔离区域120之后，还包括形成衬氧化层114和氧化物116，与移除垫层(pad layer)与硬掩模(图中未显示)。接着，请参见图4，浅沟槽隔离区域120被凹陷，因此鳍118位于浅沟槽隔离区域120剩余部分之上。然而，由于浅沟槽隔离区域120包括衬氧化层114与氧化物116，因为衬氧化层114的密度高于氧化物116，于凹陷该浅沟槽隔离区域120时，氧化物116损失的结构会造成快速地向下蚀刻，因此，形成围墙(fence)122(浅沟槽隔离区域120的残余部分)于鳍118的侧壁上。于后续形成鳍式场效应晶体管(FinFETs)的栅极介电层时(图中未显示)，围墙122会造成到达鳍118的氧气含量减少，因此，使栅极介电层的厚度降低，特别是靠近浅沟槽隔离区域120剩余部分的上表面的区域。另外，围墙122可能扮演鳍式场效应晶体管(FinFETs)的栅极介电层的一部分。由于围墙122的品质较差，因此会造成鳍式场效应晶体管的漏电流(1eakage current)增加。实验的结果已经显示，如图4所示的结构，当快闪存储器(flash memory)元件承受10,000的撰写次数时，临界电压(threshold voltage)会明显地增加，表示有明显的漏电流。
发明内容
为了解决现有技术的问题，本发明提供一种集成电路结构的形成方法，包括以下步骤：提供一具有上表面的半导体基材；形成一开口，从该半导体基材的上表面延伸至该半导体基材中；进行一第一沉积步骤，以将一第一介电材料填充至该开口中；凹陷(recess)该第一介电材料；进行一第二沉积步骤，以将一第二介电材料填充至该开口的一剩余部分，其中该第二介电材料较该第一介电材料致密(denser)；以及凹陷该第二介电材料，直到该第二介电材料的上表面低于该半导体基材的上表面。
本发明也提供一种集成电路结构的形成方法，包括以下步骤：提供一具有上表面的半导体基材；形成一开口，从该半导体基材的上表面延伸至该半导体基材中；进行一第一沉积步骤，使用一第一沉积方法以将一第一介电材料填充至该开口中；凹陷(recess)该第一介电材料，使得该开口中形成一第一凹口且具有一第一深度；进行一第二沉积步骤，用以将一第二介电材料填充至该开口，其中该第二沉积步骤不同于该第一沉积步骤；以及凹陷该第二介电材料，使得该开口中形成一第二凹口，其中该第二凹口具有小于该第一深度的一第二深度。
本发明另提供一种集成电路结构的形成方法，包括以下步骤：提供一具有上表面的半导体基材；形成一开口，从该半导体基材的上表面延伸至该半导体基材中；进行一第一沉积步骤，以将一第一介电材料填充至该开口中；凹陷(recess)该第一介电材料，以形成一第一凹口；进行一第二沉积步骤，使用高密度等离子体(high-density plasma，HDP)以将一第二介电材料填充至该开口；对该第二介电材料进行一退火步骤；进行一平坦化步骤，以平坦化该第二介电材料；以及进行该平坦化步骤之后，凹陷该第二介电材料。
本发明也提供一种集成电路结构，包括：一具有上表面的半导体基材；一开口，从该半导体基材的上表面延伸至该半导体基材中；一第一介电材料，填充该开口的一较低部分，其中该第一介电材料具有一第一蚀刻速率；以及一第二介电材料，填充该开口的一较高部分，其中该第二介电材料具有低于该第一蚀刻速率的一第二蚀刻速率。
本发明另外提供一种集成电路结构，包括：一具有上表面的半导体基材；一开口，从该半导体基材的上表面延伸至该半导体基材中；一衬氧化层，形成于该开口的衬里；一第一介电材料填充该开口的一较低部分，且借由该衬氧化层与该半导体基材分隔(spaced apart)，其中该第一介电材料具有一第一密度；以及一第二介电材料填充该开口的一较高部分，其中该第二介电材料具有高于该第一密度的一第二密度，且该第二介电材料接触该半导体基材。
本发明的优点在于，半导体鳍大体上不包括围墙(fence)。此外，大于约11.0深宽比的浅沟槽隔离区域(STI)可与半导体鳍一起形成。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下：
附图说明
图1～图2为一系列剖面图，用以说明公知形成浅沟槽隔离区域(STI)的工艺。
图3～图4为一系列剖面图，用以说明公知形成半导体鳍的工艺。
图5～图14为一系列剖面图，用以说明本发明一优选实施例的中间工艺阶段。
其中，附图标记说明如下：
110～基材
112～开口
114～衬氧化层
116～氧化物
117～孔隙
118～鳍
120～浅沟槽隔离区域(STI)
122～围墙
D1～深度
W1～宽度
20～半导体基材
22～垫层
24～掩模层
26～光致抗蚀剂
28～开口
32～沟槽
34～衬氧化层
36～介电材料
38～孔隙
40～浅沟槽隔离区域(STI)
42～凹口
44～高分子
46～围墙
50～介电材料
52～浅沟槽隔离区域(STI)
54～凹口
56～氧化物50的上表面
59～鳍式场效应晶体管(FinFET)
60～鳍
62～栅介电层
64～栅极
D2、D3～深度
W2、W3～宽度
具体实施方式
本发明提供一种新颖的形成浅沟槽隔离区域(STI)与鳍式场效应晶体管(FinFETs)的方法。本发明举出一优选实施例的工艺中间步骤。以下将讨论实施例的各种变化。本发明所提供的各种实施例中，相同的参考标记表示相同的元件。
请参见图5，提供一半导体基材20。于一实施例中，半导体基材20包括硅。其他常用的材料，例如碳、锗、镓、砷、氮、铟、及/或磷、或类似的材料，也可作为半导体基材20。半导体基材20可由单晶材料或化合物材料所组成，且可以是块状(bulk)基材或绝缘层上覆半导体基材(semiconductor-on-insulator，SOI)。
垫层22与掩模层24形成于半导体基材20之上。垫层22可以是包含氧化硅的薄层(thin film)，例如使用热氧化法形成此薄层。垫层22可作为半导体基材20与掩模层24之间的粘着层(adhesion layer)。垫层22也可以作为蚀刻掩模层254的蚀刻停止层。于一实施例中，掩模层24由氮化硅所组成，例如，使用低压化学气相沉积法(low-pressure chemical vapor deposition，LPCVD)。于另一实施例中，掩模层24可由硅热氮化法、等离子体辅助化学气相沉积法(plasma enhanced chemical vapor deposition，PECVD)、或等离子体氧化氮化法(plasma anodic nitridation)。掩模层24可作为后续光刻工艺(photolithography process)的硬掩模层。光致抗蚀剂26形成于掩模层24之上，且之后被图案化，以于光致抗蚀剂26中形成开口28。
请参见图6，借由开口28蚀刻掩模层24与垫层22，以暴露出底下的半导体基材20。暴露出的半导体基材20之后被蚀刻，形成沟槽32。之后，移除光致抗蚀剂26。接着，可进行一清洁步骤以移除半导体基材20的原生氧化层。清洁步骤可使用稀释的氢氟酸(HF)。沟槽32的深度D2为约2100埃至2500埃，而宽度W2为约420埃至480埃。于一示范的实施例中，开口32的深宽比(D2/W2)大于约7.0。于另一实施例中，深宽比可以低于7.0，或是介于7.0～11.0之间，甚至可以大于约11.0。本领域普通技术人员应得知，此处所列的尺寸与数值仅是示范说明，然而，实际的尺寸与数值可以依据不同的集成电路尺寸作调整。
之后形成衬氧化层34于沟槽32中，如图7所示。于一实施例中，衬氧化层34可以是具有厚度为约20埃～500埃的热氧化物。于其他实施例中，衬氧化层34可以使用临场蒸气产生技术(in-situ steam generation，ISSG)形成。于另一实施例中，衬氧化层34可使用用于形成顺应性的氧化层的沉积技术，例如，选择区域化学气相沉积法(selective area chemical vapor deposition，SACVD)，或其他类似的方法。衬氧化层34的形成围绕于沟槽32的中心，因此可以降低电场，进而增进制造出的集成电路的性能表现。
请参见图8，介电材料36填充到沟槽32中。介电材料36可包括氧化硅，因此称为氧化物36，虽然也可以是其他介电材料，例如氮化硅(SiN)、碳化硅(SiC)或其他类似的材料。于一实施例中，利用高深宽比工艺(HARP)形成氧化物36，其中高深宽比工艺(HARP)可以是增强型高深宽比工艺(enhancedHAPR)。于另一实施例中，氧化物36可使用其他具有优异的沟槽填充能力(good gap-filling ability)的方法而形成，例如旋转涂布法(spin-on)。此处需注意的是，当沟槽32的深宽比大于约7.0时，孔隙38可能全部地或部分地埋设于氧化物36中。如果需要时，可能要进行一化学机械研磨工艺(CMP)，以移除过量的氧化物36。在沟槽32中的氧化物36部分在此之后称为浅沟槽隔离区域(STI)40。
接着，请参见图9A，部分的氧化物36被一蚀刻步骤蚀刻，形成凹口42。于一示范的实施例中，凹口42的深度D3为约10nm～100nm。凹口42的深宽比为约0.5～10。于一实施例中，蚀刻可以是干式蚀刻，借由Siconi工艺(也称为SiCoNi)制得，其中工艺的气体包括氨气(NH3)与三氟化氮(NF3)。蚀刻的过程中，提供一低能量以产生等离子体。于另一实施例中，也可使用其他富含高分子工艺的气体(polymer-rich process gas，蚀刻剂)，例如CHF3、CH2F2、CH3F、C4F6、C4F8、C5H8或上述的组合。于蚀刻过程中，使用Siconi气体或是富含高分子工艺的气体，产生的高分子(图中标示为44)会沉积于凹口42的底部，因而保护浅沟槽隔离区域(STI)40剩余部分的上表面。因此，可以减少向下的(downward)蚀刻。另一方面而言，氧化物36的侧壁由于未被高分子44所保护，因此，会有增强型的侧向的(enhanced lateral)蚀刻，所以，不会产生残留的围墙(也即剩余的氧化物36与剩余的衬氧化层34)，使得凹口42的侧壁得以暴露出来。如果，有残留的围墙形成时，会形成如图9B的结构。
于另一实施例中，凹陷氧化物36的方法包括湿式浸渍(wet dip)，例如，使用稀释的氢氟酸(HF)溶液。因为氧化物36的密度较低，较难控制湿式浸渍工艺停止于特定的位置。因此，于进行如图9A或图9B的湿式浸渍步骤之前，与形成图8结构之后，进行一氮气干式退火(nitrogen dry anneal)工艺。于一实施例中，进行氮气干式退火工艺的温度为约500℃～1300℃，时间为约0.5小时～15小时。氮气干式退火工艺的作用在于使氧化物36致密化，因此，湿式浸渍速度会较慢且较容易控制。既然衬氧化层34较氧化物36致密，衬氧化层34的蚀刻速率会低于氧化物36，因此，可能产生围墙46。此处需注意的是，由于形成凹口42，如图8所述的孔隙38可被移除。
请参见图10，填充介电材料50于凹口42中，直到介电材料50的上表面高于掩模层24的上表面。此处的介电材料50称为氧化物，尽管其可以是其他非氧化物材料，例如，氮氧化硅(SiON)、氮化硅(SiN)或其他类似的材料。氧化物50的密度大于氧化物36的密度(请参见图8)，例如，密度大于10％～300％。因此，可使用适合形成高品质(致密)氧化物的方法用以形成氧化物50。于一实施例中，形成的方法包括高密度等离子体化学气相沉积法(high-density plasma chemical vapor deposition，HDPCVD，或称为HDP)。
接着，可进行退火工艺，以致密化氧化物50。于一实施例中，退火工艺的温度为约500℃～1300℃，时间为约0.5小时～15小时。之后，进行一平坦化工艺，例如化学机械研磨工艺(CMP)，以移除过量的氧化物50，得到如图11的结构。当进行化学机械研磨工艺(CMP)时，掩模层24可作为CMP停止层。氧化物36和氧化物50两者剩余的部分形成浅沟槽隔离区域(STI)52。
如图12所示，移除掩模层24与垫层22。如果掩模层24是由氮化硅所组成，可借由使用热磷酸(H3PO4)的湿式工艺移除；当垫层22由氧化硅所组成时，可借由稀释的氢氟酸(HF)移除。接着，请参见图13，凹陷浅沟槽隔离区域(STI)52，于半导体基材20中形成凹口54。于一实施例中，凹口54的底部高于介于氧化物36和氧化物50之间的介面，因此，可残留氧化物50。因此，凹口54的深度D4会小于第9A图的深度D3。于后续的结构中，氧化物50的上表面56是平坦的，或大体上平坦的。深度D4可以大于约30nm，且可以介于5nm和100nm之间，虽然其可以更大或更小。由于氧化物50较氧化物36致密，且氧化物50的密度接近衬氧化层34的密度，于形成凹口54之后，不会有任何围墙形成于半导体基材20中面对凹口54的侧壁中。另外，如有任何的围墙(如图9B所示)形成于前述步骤中，于形成凹口54时也会被移除。
如图13所示的结构中，浅沟槽隔离区域52包括两个区域，氧化物36与氧化物50。氧化物36与氧化物50可由不同或相同介电材料所组成。即使其由大体上相同成分的材料所组成，例如氧化硅，由于形成的工艺不同，其会具有可区别(distinguishable)的特征。举例而言，由高密度等离子体化学气相沉积法(HDP)制得的氧化物50具有比用高深宽比工艺(HARP)制得的氧化物36较高的密度，且两者的密度皆小于热氧化物，例如，由热氧化法制得的栅极介电层62(并未显示于图13中，请参见图14)。可区别(distinguishable)的特征也反映了蚀刻速率的差别。如果以热氧化物(例如栅极介电层62)的蚀刻速率作为标准，则氧化物50的相对蚀刻速率为约1.1，而氧化物36的相对蚀刻速率为约1.25。
图13的结构可用于形成鳍(fin)，之后用于形成鳍式场效应晶体管(finfield-effect transistor，FinFETs)。图14显示鳍式场效应晶体管(FinFETs)59的示范实施例。鳍60可由围绕于基材20的一部分的浅沟槽隔离区域52而形成。凹陷浅沟槽隔离区域52(请参见图13)之后，高于浅沟槽隔离区域52凹陷处上表面的基材20的一部分变成鳍60。鳍60具有一高度H与一宽度W’，其中高度与宽度的比例(H/W’)为约1～5。于图14的实施例中，栅极介电层62覆盖于鳍62的上表面与侧壁。栅极介电层62由热氧化法形成，因此其包括热氧化硅。栅极介电层62的底部可接触氧化物50的上表面。由于没有任何围墙存在于鳍60的侧壁，因此栅极介电层62的厚度是一致的。鳍式场效应晶体管(FinFETs)的剩余结构包括栅极64，源极与漏极，以及之后形成的源极与漏极硅化物(图中未显示)。这些结构为本领域普通技术人员所熟知，所以在此不在赘述。
本发明的实施例具有许多优点。为了将沟槽填充工艺分成两次的沉积步骤，所以新增了一凹陷步骤于两次沉积步骤之间，使得所形成的浅沟槽隔离区域(STI)具有高深宽比，且没有孔隙。另外，借由致密的氧化物的形成与凹陷，移除了可能形成的围墙。因此，上述各个工艺适合用于形成具有低漏电流(leakage current)的鳍式场效应晶体管(FinFETs)。
虽然本发明已以数个优选实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。另外，本发明的保护范围并不限于说明书中所述的优选实施例的工艺、机械、物质组成、目的、方法和步骤。任何本领域普通技术人员，在不脱离本发明的精神和范围内，可对工艺、机械、物质组成、目的、方法和步骤作任意的更动与润饰。因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (15)

1.一种集成电路结构的形成方法，包括以下步骤：
提供一具有上表面的半导体基材；
形成一开口，从该半导体基材的上表面延伸至该半导体基材中；
进行一第一沉积步骤，以将一第一介电材料填充至该开口中；
凹陷该第一介电材料；
进行一第二沉积步骤，以将一第二介电材料填充至该开口的一剩余部分，其中该第二介电材料较该第一介电材料致密；以及
凹陷该第二介电材料，直到该第二介电材料的上表面低于该半导体基材的上表面。
2.如权利要求1所述的集成电路结构的形成方法，其中进行该第一沉积步骤使用一高深宽比工艺；进行该第二沉积步骤使用一高密度等离子体化学气相沉积法。
3.如权利要求1所述的集成电路结构的形成方法，其中凹陷该第一介电材料的步骤使用一富含高分子工艺的气体。
4.如权利要求3所述的集成电路结构的形成方法，其中该富含高分子工艺的气体包括CHF3、CH2F2、CH3F、C4F6、C4F8、C5H8或上述的组合。
5.如权利要求1所述的集成电路结构的形成方法，其中凹陷该第一介电材料的步骤使用Siconi。
6.如权利要求1所述的集成电路结构的形成方法，其中凹陷该第一介电材料的步骤使用一湿式浸渍，且其中于进行凹陷该第一介电材料之前，还包括对该第一介电材料进行一氮气干式退火。
7.如权利要求1所述的集成电路结构的形成方法，其中该开口具有深宽比大于约11。
8.如权利要求1所述的集成电路结构的形成方法，其中进行凹陷该第二介电材料步骤之后，相邻于该开口的一部分半导体基材形成一鳍，且其中该方法还包括：
形成一栅极介电层位于该鳍的上表面与侧壁上；以及
形成一栅极电极位于该栅极介电层之上。
9.一种集成电路结构，包括：
一具有上表面的半导体基材；
一开口，从该半导体基材的上表面延伸至该半导体基材中；
一第一介电材料，填充该开口的一较低部分，其中该第一介电材料具有一第一蚀刻速率；以及
一第二介电材料，填充该开口的一较高部分，其中该第二介电材料具有低于该第一蚀刻速率的一第二蚀刻速率。
10.如权利要求9所述的集成电路结构，其中该第二介电材料的一上表面低于该半导体基材的上表面。
11.如权利要求9所述的集成电路结构，其中该开口具有一深宽比大于约11。
12.如权利要求9所述的集成电路结构，其中该第一蚀刻速率与该第二蚀刻速率大于一热氧化层的蚀刻速率。
13.如权利要求9所述的集成电路结构，其中位于该第二介电材料之上的一部分半导体基材形成一鳍，其中该鳍包括一第一侧壁面向该开口，与一第二侧壁位于该第一侧壁的相对侧，且其中该集成电路结构还包括：
一栅极介电层，位于该鳍的一上表面、该第一侧壁与该第二侧壁之上，其中该栅极介电层具有一底部介面接触该第二介电材料的上表面；以及
一栅极，位于该栅极介电层之上。
14.如权利要求9所述的集成电路结构，其中该第一介电材料借由一衬氧化层与该半导体基材分隔，且其中该第二介电材料接触该半导体基材。
15.如权利要求9所述的集成电路结构，其中该第二介电材料的密度高于该第一介电材料的密度。
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