CN111508845B - 鳍体的制造方法 - Google Patents
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Abstract
本发明公开了一种鳍体的制造方法，包括：步骤一、在半导体衬底上形成第一介质层结构并在第一介质层结构中形成凹槽；步骤二、在所述凹槽中填充第二介质层，第二介质层在凹槽中形成缝隙；步骤三、进行选择性外延生长在缝隙中填充半导体外延层，由填充于缝隙中的半导体外延层组成鳍体。步骤四、去除鳍体外剩余的第二介质层和第一介质层结构。本发明实现采用大马士革工艺制作鳍体，能进一步缩小鳍体尺寸，使鳍体最小宽度能缩小到7nm以下，适用于7nm技术节点以下的FINFET制作，还能降低工艺难度和成本以及对光刻设备的要求。
Description
技术领域
本发明涉及一种半导体集成电路制造方法，特别是涉及一种鳍体(FIN)的制造方法。
背景技术
随着集成电路的飞速发展，逻辑电路中晶体管的尺寸继续不断的微缩，传统的平面晶体管由于尺寸的减小，短沟道效应凸显而器件失效。为了克服这个问题，发展出空间的鳍式场效应晶体管(FINFET)技术，通过栅极在三维方向上对沟道区的电容耦合作用，解决了平面晶体管存在的问题。在保持芯片的集成度增加的情况下，器件仍然能有效工作。
FINFET微缩到14nm和16nm技术节点时，使用侧墙硬质掩膜层(Spacer HM)法制作FIN是一种现有主流方法，Spacer HM工艺中，Spacer HM是采用侧墙工艺形成，Spacer HM定义出鳍体的形成区域，之后，以Spacer HM为掩膜进行半导体衬底的刻蚀形成鳍体。
而随着FIN尺寸的继续缩小，小尺寸硬掩膜层对入射光波干涉的效应凸显，需要进一步缩短入射光波长，引入EUV的工艺来制作，设备和制造成本大幅提高，而且受国际条件制约。
发明内容
本发明所要解决的技术问题是提供一种鳍体的制造方法，能进一步缩小鳍体尺寸，使鳍体最小宽度能缩小到7nm以下，适用于7nm技术节点以下的FINFET制作。
为解决上述技术问题，本发明提供的鳍体的制造方法包括如下步骤：
步骤一、在半导体衬底上形成第一介质层结构，在所述第一介质层结构中形成凹槽。
步骤二、在所述凹槽中填充第二介质层，所述第二介质层在所述凹槽中形成缝隙。
步骤三、进行选择性外延生长在所述缝隙中填充半导体外延层，由填充于所述缝隙中的所述半导体外延层组成鳍体。
步骤四、去除鳍体外剩余的第二介质层和第一介质层结构。
进一步改进是，步骤一中，所述凹槽的数量包括多个且各所述凹槽按照所述鳍体形成位置进行规律排列。
进一步改进是，所述半导体衬底包括硅衬底，所述半导体外延层包括硅外延层。
进一步改进是，通过调节步骤一中所述凹槽的深宽比调节所述缝隙的宽度。
进一步改进是，所述缝隙的宽度为2nm～22nm。
进一步改进是，所述第一介质层结构为由第三氧化层、第四氮化层和第五氧化层叠加而成的ONO层。
进一步改进是，所述鳍体的高度由所述第三氧化层和所述第四氮化层的叠加厚度确定。
进一步改进是，所述凹槽的宽度通过光刻工艺定义。
进一步改进是，步骤二中所述第二介质层为氧化层。
进一步改进是，所述第二介质层采用HARP工艺生长。
进一步改进是，在所述HARP工艺中还结合SiCoNi刻蚀工艺以提高所述第二介质层填充所述凹槽的能力。
进一步改进是，所述HARP工艺生长完成后，所述第二介质层会在所述凹槽的顶部产生封口，使所述缝隙位于所述第二介质层的内部；所述第二介质层还延伸到所述凹槽外的所述第五氧化层的表面。
进一步改进是，步骤二中，在所述HARP工艺生长完成后，还包括进行第一次化学机械研磨工艺，所述第一次化学机械研磨工艺停止在所述第四氮化层上，使所述缝隙封口打开并使所述缝隙高度设置为所述第三氧化层和所述第四氮化层的叠加厚度。
进一步改进是，步骤三中，所述选择性外延生长后所述半导体外延层还会延伸到所述缝隙的顶部表面之上，之后还包括去除所述缝隙的顶部表面之上的所述半导体外延层的步骤。
进一步改进是，延伸到所述缝隙的顶部表面之上的所述半导体外延层呈钻石状头部结构。
进一步改进是，去除所述缝隙的顶部表面之上的所述半导体外延层的步骤包括：
形成第六介质层，所述缝隙的顶部表面之上的所述半导体外延层埋在所述第六介质层中。
进行第二次化学机械研磨工艺，所述第二次化学机械研磨工艺停止在所述第四氮化层上。
进一步改进是，所述第六介质层为氧化层。
和现有工艺中需要先定义出鳍体的形成区域然后再进行半导体衬底刻蚀形成鳍体不同，本发明是先形成缝隙，之后再在缝隙中进行镶嵌形成鳍体即进行外延填充形成鳍体，所以本发明实现了大马士革工艺来制作鳍体，这对现有鳍体的形成工艺是一种突破，能克服现有工艺对小尺寸的鳍体的光刻工艺难度大以及刻蚀难度大等缺陷。
而且，本发明鳍体对应的缝隙是通过第二介质层填充凹槽时得到，这时利用了第二介质层不能完全填充凹槽而是会在凹槽顶部封口以及在凹槽内部形成缝隙的工艺特征得到的，而且本发明的缝隙的宽度还能通过调节凹槽的深宽比调节，可见，本发明的鳍体的宽度并不需要光刻工艺直接定义，这样能大大降低光刻工艺难度，不需要引入EUV光刻工艺就能使鳍体最小宽度能缩小到7nm以下，适用于7nm技术节点以下的FINFET制作。
另外，由于不需要引入EUV光刻工艺就能实现7nm以下技术节点的鳍体制作，而由于EUV光刻工艺所采用的光刻机设备价格昂贵且容易受到国际条件制约而不易买到，所以本发明最后能降低工艺成本和设备成本。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例鳍体的制造方法的流程图；
图2A-图2H是本发明实施例鳍体的制造方法各步骤中的器件结构图。
具体实施方式
如图1所示，是本发明实施例鳍体7的制造方法的流程图；如图2A至图2H所示，是本发明实施例鳍体7的制造方法各步骤中的器件结构图；本发明实施例鳍体7的制造方法包括如下步骤：
步骤一、如图2A所示，在半导体衬底1上形成第一介质层结构2。
如图2B所示，在所述第一介质层结构2中形成凹槽3。
本发明实施例中，所述凹槽3的数量包括多个且各所述凹槽3按照所述鳍体7形成位置进行规律排列。
所述半导体衬底1包括硅衬底，后续形成的半导体外延层7包括硅外延层。
所述第一介质层结构2为由第三氧化层2a、第四氮化层2b和第五氧化层2c叠加而成的ONO层。
所述凹槽3的宽度通过光刻工艺定义。
步骤二、如图2C所示，在所述凹槽3中填充第二介质层4，所述第二介质层4在所述凹槽3中形成缝隙5。
本发明实施例中，通过调节步骤一中所述凹槽3的深宽比调节后续的所述缝隙5的宽度。较佳为，所述缝隙5的宽度为2nm～22nm。
所述鳍体7的高度由所述第三氧化层2a和所述第四氮化层2b的叠加厚度确定。
所述第二介质层4为氧化层。所述第二介质层4采用HARP工艺生长。较佳为，在所述HARP工艺中还结合SiCoNi刻蚀工艺以提高所述第二介质层4填充所述凹槽3的能力。
所述HARP工艺生长完成后，所述第二介质层4会在所述凹槽3的顶部产生封口，使所述缝隙5位于所述第二介质层4的内部；所述第二介质层4还延伸到所述凹槽3外的所述第五氧化层2c的表面。
如图2D所示，在所述HARP工艺生长完成后，还包括进行第一次化学机械研磨工艺，所述第一次化学机械研磨工艺停止在所述第四氮化层2b上，使所述缝隙5封口打开并使所述缝隙5高度设置为所述第三氧化层2a和所述第四氮化层2b的叠加厚度。
步骤三、进行选择性外延生长在所述缝隙5中填充半导体外延层7，由填充于所述缝隙5中的所述半导体外延层7组成鳍体7。本发明说明书，所述半导体外延层和所述鳍体都采用标记7表示，鳍体仅为位于所述缝隙5中的部分。
本发明实施例中，如图2E所示，所述选择性外延生长后所述半导体外延层7还会延伸到所述缝隙5的顶部表面之上，延伸到所述缝隙5的顶部表面之上的所述半导体外延层7呈钻石状头部结构7a。
之后还包括去除所述缝隙5的顶部表面之上的所述半导体外延层7的步骤。
去除所述缝隙5的顶部表面之上的所述半导体外延层7的步骤包括：
如图2F所示，形成第六介质层8，所述缝隙5的顶部表面之上的所述半导体外延层7埋在所述第六介质层8中。较佳为，所述第六介质层8为氧化层。
如图2G所示，进行第二次化学机械研磨工艺，所述第二次化学机械研磨工艺停止在所述第四氮化层2b上。
步骤四、如图2H所示，去除鳍体7外剩余的第二介质层4和第一介质层结构2。
和现有工艺中需要先定义出鳍体7的形成区域然后再进行半导体衬底1刻蚀形成鳍体7不同，本发明实施例是先形成缝隙5，之后再在缝隙5中进行镶嵌形成鳍体7即进行外延填充形成鳍体7，所以本发明实施例实现了大马士革工艺来制作鳍体7，这对现有鳍体7的形成工艺是一种突破，能克服现有工艺对小尺寸的鳍体7的光刻工艺难度大以及刻蚀难度大等缺陷。
而且，本发明实施例鳍体7对应的缝隙5是通过第二介质层4填充凹槽3时得到，这时利用了第二介质层4不能完全填充凹槽3而是会在凹槽3顶部封口以及在凹槽3内部形成缝隙5的工艺特征得到的，而且本发明实施例的缝隙5的宽度还能通过调节凹槽3的深宽比调节，可见，本发明实施例的鳍体7的宽度并不需要光刻工艺直接定义，这样能大大降低光刻工艺难度，不需要引入EUV光刻工艺就能使鳍体7最小宽度能缩小到7nm以下，适用于7nm技术节点以下的FINFET制作。
另外，由于不需要引入EUV光刻工艺就能实现7nm以下技术节点的鳍体7制作，而由于EUV光刻工艺所采用的光刻机设备价格昂贵且容易受到国际条件制约而不易买到，所以本发明实施例最后能降低工艺成本和设备成本。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (17)
1.一种鳍体的制造方法，其特征在于，包括如下步骤：
步骤一、在半导体衬底上形成第一介质层结构，在所述第一介质层结构中形成凹槽；
步骤二、在所述凹槽中填充第二介质层，在所述凹槽中的所述第二介质层内部形成缝隙；
步骤三、进行选择性外延生长在所述缝隙中填充半导体外延层，由填充于所述缝隙中的所述半导体外延层组成鳍体；
步骤四、去除所述鳍体外剩余的所述第二介质层和所述第一介质层结构。
2.如权利要求1所述的鳍体的制造方法，其特征在于：
步骤一中，所述凹槽的数量包括多个且各所述凹槽按照所述鳍体形成位置进行规律排列。
3.如权利要求1所述的鳍体的制造方法，其特征在于：所述半导体衬底包括硅衬底，所述半导体外延层包括硅外延层。
4.如权利要求1所述的鳍体的制造方法，其特征在于：通过调节步骤一中所述凹槽的深宽比调节所述缝隙的宽度。
5.如权利要求4所述的鳍体的制造方法，其特征在于：所述缝隙的宽度为2nm～22nm。
6.如权利要求1或2或3或4或5所述的鳍体的制造方法，其特征在于：所述第一介质层结构为由第三氧化层、第四氮化层和第五氧化层叠加而成的ONO层。
7.如权利要求6所述的鳍体的制造方法，其特征在于：所述鳍体的高度由所述第三氧化层和所述第四氮化层的叠加厚度确定。
8.如权利要求7所述的鳍体的制造方法，其特征在于：所述凹槽的宽度通过光刻工艺定义。
9.如权利要求7所述的鳍体的制造方法，其特征在于：步骤二中所述第二介质层为氧化层。
10.如权利要求9所述的鳍体的制造方法，其特征在于：所述第二介质层采用HARP工艺生长。
11.如权利要求10所述的鳍体的制造方法，其特征在于：在所述HARP工艺中还结合SiCoNi刻蚀工艺以提高所述第二介质层填充所述凹槽的能力。
12.如权利要求10所述的鳍体的制造方法，其特征在于：所述HARP工艺生长完成后，所述第二介质层会在所述凹槽的顶部产生封口，使所述缝隙位于所述第二介质层的内部；所述第二介质层还延伸到所述凹槽外的所述第五氧化层的表面。
13.如权利要求12所述的鳍体的制造方法，其特征在于：步骤二中，在所述HARP工艺生长完成后，还包括进行第一次化学机械研磨工艺，所述第一次化学机械研磨工艺停止在所述第四氮化层上，使所述缝隙封口打开并使所述缝隙高度设置为所述第三氧化层和所述第四氮化层的叠加厚度。
14.如权利要求13所述的鳍体的制造方法，其特征在于：步骤三中，所述选择性外延生长后所述半导体外延层还会延伸到所述缝隙的顶部表面之上，之后还包括去除所述缝隙的顶部表面之上的所述半导体外延层的步骤。
15.如权利要求14所述的鳍体的制造方法，其特征在于：延伸到所述缝隙的顶部表面之上的所述半导体外延层呈钻石状头部结构。
16.如权利要求14所述的鳍体的制造方法，其特征在于：去除所述缝隙的顶部表面之上的所述半导体外延层的步骤包括：
形成第六介质层，所述缝隙的顶部表面之上的所述半导体外延层埋在所述第六介质层中；
进行第二次化学机械研磨工艺，所述第二次化学机械研磨工艺停止在所述第四氮化层上。
17.如权利要求16所述的鳍体的制造方法，其特征在于：所述第六介质层为氧化层。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101840888A (zh) * | 2009-03-16 | 2010-09-22 | 台湾积体电路制造股份有限公司 | 集成电路结构及其形成方法 |
| CN102881649A (zh) * | 2012-10-22 | 2013-01-16 | 上海集成电路研发中心有限公司 | 一种大马士革结构的制作方法 |
| CN103474353A (zh) * | 2012-06-08 | 2013-12-25 | 中芯国际集成电路制造(上海)有限公司 | 一种鳍片和sti结构制作方法 |
| CN103779210A (zh) * | 2012-10-18 | 2014-05-07 | 中国科学院微电子研究所 | FinFET鳍状结构的制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9112052B2 (en) * | 2009-10-14 | 2015-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Voids in STI regions for forming bulk FinFETs |
| US10403742B2 (en) * | 2017-09-22 | 2019-09-03 | Globalfoundries Inc. | Field-effect transistors with fins formed by a damascene-like process |
-
2020
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101840888A (zh) * | 2009-03-16 | 2010-09-22 | 台湾积体电路制造股份有限公司 | 集成电路结构及其形成方法 |
| CN103474353A (zh) * | 2012-06-08 | 2013-12-25 | 中芯国际集成电路制造(上海)有限公司 | 一种鳍片和sti结构制作方法 |
| CN103779210A (zh) * | 2012-10-18 | 2014-05-07 | 中国科学院微电子研究所 | FinFET鳍状结构的制造方法 |
| CN102881649A (zh) * | 2012-10-22 | 2013-01-16 | 上海集成电路研发中心有限公司 | 一种大马士革结构的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111508845A (zh) | 2020-08-07 |
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