CN105140100A - 使用双重图案化的自对准纳米线的形成 - Google Patents

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Abstract

本发明涉及一种方法，包括在半导体衬底上方形成图案预留层。该半导体衬底具有主表面。执行第一自对准多重图案化工艺以图案化图案预留层。该图案预留层的剩余部分包括在平行于半导体衬底的主表面的第一方向上延伸的图案预留带。执行第二自对准多重图案化工艺以在平行于半导体衬底的主表面的第二方向上图案化图案预留层。图案预留层的剩余部分包括图案化的部件。图案化的部件用作蚀刻掩模以通过蚀刻半导体衬底来形成半导体纳米线。本发明还提供了利用上述方法形成的集成电路结构。

Description

使用双重图案化的自对准纳米线的形成
技术领域
本发明总体涉及集成电路，更具体地，涉及包括纳米线的集成电路结构及其形成方法。
背景技术
双重图案化是光刻的一种技术革新，用以提高集成电路中的部件密度。通常，光刻技术用于在晶圆上形成集成电路的部件。光刻技术包括施加光刻胶，以及在光刻胶中限定图案。首先在光刻掩模中限定光刻胶中的图案，并且该图案通过光刻掩模的透明部分或通过不透明部分来实现。光刻掩模中的图案通过使用光刻掩模的曝光而转印至光刻胶，然后使该光刻胶显影。然后图案化的光刻胶中的图案被转印至形成在晶圆上的制造的部件。
随着集成电路的按比例缩小的增加，光学临近效应呈现越来越多的问题。当两个分离的部件彼此距离过近时，光学临近效应可能导致这些部件彼此短接。为了解决这种问题而引入了双重图案化技术。位置邻近的各部件被分给同一双重图案化掩模组的两个掩模，这两个掩模用于形成原本使用单个掩模而形成的各部件。在每个掩模中，各部件之间的间隔被增大为大于单个掩模中的各部件之间的间隔，由此降低或基本上消除了光学临近效应。
发明内容
根据本发明的一个方面，提供了一种方法，包括：在半导体衬底上方形成图案预留层，其中，半导体衬底包括主表面；执行第一自对准多重图案化工艺以图案化图案预留层，其中，图案预留层的剩余部分包括在平行于半导体衬底的主表面的第一方向上延伸的图案预留带；执行第二自对准多重图案化工艺以在平行于半导体衬底的主表面的第二方向上图案化图案预留层，其中，图案预留层的剩余部分包括图案化的部件；以及使用图案化的部件作为蚀刻掩模以通过蚀刻半导体衬底来形成半导体纳米线。
优选地，第一自对准多重图案化工艺和第二自对准多重图案化工艺均包括：形成芯轴层；蚀刻芯轴层以形成芯轴带，其中，第一自对准多重图案化工艺的芯轴带具有在第一方向上的纵向方向；在芯轴层上方形成间隔件层；去除间隔件层的水平部分，其中，芯轴层的垂直部分形成间隔件；去除芯轴带；以及使用芯轴带作为蚀刻掩模来蚀刻图案预留层。
优选地，该方法还包括：在图案预留层上方形成氧化物层，其中，在第一自对准多重图案化工艺期间，氧化物层被图案化。
优选地，在第一自对准多重图案化工艺之后，氧化物层包括位于图案预留带上方的剩余的氧化物带，并且方法还包括以填充材料填充该剩余的氧化物带之间的空间，填充材料在第二自对准多重图案化工艺中被图案化。
优选地，第一方向垂直于第二方向。
优选地，第一方向既不垂直于也不平行于第二方向。
优选地，该方法还包括：在第一自对准多重图案化工艺和第二自对准多重图案化工艺之后，在半导体衬底上方形成光刻胶，其中，在蚀刻半导体衬底的过程中，光刻胶的图案被转印至半导体衬底中。
根据本发明的另一方面，提供了一种方法，包括：在半导体衬底上方形成图案预留层；使用第一自对准多重图案化工艺蚀刻图案预留层以形成图案预留带；形成填充材料以填充图案预留带之间的空间；使用第二自对准多重图案化工艺来蚀刻图案预留带，其中，图案预留带的剩余部分形成图案化的部件，第一自对准多重图案化工艺和第二自对准多重图案化工艺均包括：形成芯轴带，其中，第一自对准多重图案化工艺的芯轴带具有第一纵向方向，第一纵向方向不同于第二自对准多重图案化工艺的芯轴带的第二纵向方向；在芯轴带的侧壁上形成间隔件；和去除芯轴带，其中，芯轴带用作蚀刻掩模以在第一自对准多重图案化工艺和第二自对准多重图案化工艺中蚀刻图案预留层；以及使用图案化的部件作为蚀刻掩模以通过蚀刻半导体衬底来形成半导体纳米线。
优选地，形成芯轴带包括：形成非晶硅层；以及图案化非晶硅层。
优选地，该方法还包括：在半导体衬底上方形成衬垫介电层；在衬垫介电层上方形成硬掩模，并且硬掩模位于图案预留层下方；以及使用图案化的部件作为蚀刻掩模来图案化硬掩模和衬垫介电层。
优选地，第一纵向方向垂直于第二纵向方向。
优选地，第一纵向方向既不垂直于也不平行于第二纵向方向。
优选地，该方法还包括：形成晶体管，其中，半导体纳米线中的一条的中间部分形成晶体管的沟道区域，而该条半导体纳米线的上部和下部形成晶体管的源极和漏极区域。
根据本发明的又一方面，提供了一种集成电路结构，包括：半导体衬底；以及多条半导体纳米线，位于半导体衬底上方，多条半导体纳米线设置成多个行和多个列，其中：多个行具有第一节距和不同于第一节距的第二节距，并且第一节距和第二节距以交替的图案分配；和多个列具有第三节距和第四节距，并且第三节距和第四节距以交替的图案分配。
优选地，第四节距不同于第三节距。
优选地，第一节距等于第三节距，并且第二节距等于第四节距。
优选地，该集成电路包括晶体管，其中，半导体纳米线中的一条的中间部分形成晶体管的沟道区域，而该条半导体纳米线的上部和下部形成晶体管的源极和漏极区域。
优选地，该集成电路结构还包括与晶体管相同的多个晶体管，其中，多个晶体管的源极区域互连，多个晶体管的漏极区域互连，并且多个晶体管的栅电极互连。
优选地，半导体纳米线具有垂直于半导体衬底的主顶面的纵向方向。
优选地，多个行既不垂直于不也平行于多个列。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明。应该注意，根据工业中的标准实践，各种部件没有按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图22B示出了根据一些实施例的在形成半导体纳米线中的中间阶段的立体图和顶视图。
图23示出了根据一些实施例的晶体管的截面图，其中，晶体管包括半导体纳米线；
图24示出了根据一些实施例被布置成多行和列的纳米线，行垂直于列；以及
图25示出了根据一些实施例被布置成多行和列的纳米线，行既不垂直于列也不平行于列。
具体实施方式
以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。
此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语，以容易地描述如图中所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语将包括使用或操作中的器件的不同方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在此使用的空间关系描述符可以同样地作出相应的解释。
根据多个示例性实施例提供了包括纳米线的晶体管及其形成方法。示出了形成该晶体管的中间阶段。论述了实施例的变型。在多个视图和说明性实施例中，类似的参考标号用于指示类似的元件。
图1至图22B示出了根据一些实施例的在形成半导体纳米线中的中间阶段的立体图和顶视图。图1示出了晶圆100，该晶圆100包括衬底20和上面的多层。衬底20可以由诸如硅、硅锗、III-V族化合物半导体等的半导体材料形成。在一些实施例中，衬底20是晶体半导体衬底，诸如，晶体硅衬底。衬垫(pad)介电层22和硬掩模24形成在衬底20上方。根据实施例，衬垫介电层22由诸如氮化硅的氮化物形成，而硬掩模24由诸如氧化硅的氧化物形成。在可选实施例中，衬垫介电层22由诸如氧化硅的氧化物形成，而硬掩模24由诸如氮化硅的氮化物形成。在其他实施例中，以衬垫介电层22和硬掩模24由具有高蚀刻选择性的不同材料形成为条件，衬垫介电层22和硬掩模24由不同材料形成，这些材料选自于包括但不限于碳化硅、氮氧化硅、氧化硅以及氮化硅的材料。
在硬掩模24上方形成有多个层。在一些示例性实施例中，多个层包括硬掩模24上方的氮化物层26、氮化物层26上方的非晶硅层28、非晶硅层28上方的氧化物层30以及氧化物层30上方的非晶硅层32。在整个说明书中，非晶硅层32也被称为图案预留层，因为它用于临时保存纳米线的图案。根据一些实施例，氮化物层26可以包括氮化硅，然而也可以使用不同于上面的材料(诸如，非晶硅)和下面的材料(诸如，氧化物)的其他介电层。应该理解图1所示出的各层是示例性的。在可选实施例中，在衬底20上方形成不同的层，并且层数也可以不同于图1中所示出的。
根据一些实施例，光刻胶34形成在非晶硅层32上方，然后光刻胶34被图案化。在可选实施例中，形成双层或三层，而不是形成单层光刻胶34。例如，光刻胶34可以被三层(未示出)替代，该三层包括下层、下层上方的中层、以及中层上方的上层。在一些实施例中，下层和上层可以由有机材料的光刻胶形成。中层可以包括硅和无机材料的混合物。相对于下层和上层，中层具有高蚀刻选择性，由此上层可以用作用于图案化中层的蚀刻掩模，而中层可以用作用于图案化下层的蚀刻掩模。
在图案化之后，光刻胶34包括在X方向上呈纵向的多个光刻胶带(也使用参考标号34)，该X方向也是平行于衬底20的主表面20A的水平方向。图1还示出了与X方向位于相同的水平面上的Y方向，其中X方向和Y方向彼此垂直。多个光刻胶带34彼此平行，并且可以具有相同的宽度W1和相同的间隔D1。在一些实施例中，宽度W1和间隔D1接近于或等于显影光刻胶34的技术所允许的最小宽度和间隔。宽度W和间隔D1可以彼此相同或不同。
使用光刻胶带34作为蚀刻掩模来执行图案化工艺。因此，图案化非晶硅层32，从而得到图2中所示的非晶硅带32’。硅带32’具有在X方向上延伸的纵向方向。非晶硅带32’在后续工艺中充当芯轴。光刻胶带34在图案化非晶硅层32期间被消耗掉或在图案化非晶硅层32之后被去除。
然后，如图3中所示，使用共形沉积方法来沉积间隔件层48。在一些实施例中，使用原子层沉积(ALD)来沉积间隔件层48，原子层沉积将间隔件层48形成为具有低蚀刻率的高质量薄膜。可以使用二氯甲硅烷(DCS)和氨作为前体来实施ALD，并且得到的间隔件层48包括氮化硅或富含硅的氮化物。在可选实施例中，可以执行其他共形沉积方法，诸如，低压化学汽相沉积(LPCVD)。在一些示例性实施例中，间隔件层48的厚度T1小于间隔D1的一半，并且可以接近于间隔D1的大约三分之一。
参考图4，例如通过各向异性蚀刻步骤去除如图3中的间隔件层48的水平部分。间隔件层48的垂直部分被留下并且在下文中被称为间隔件48’。间隔件48’也具有在X方向上的纵向方向。然后，在蚀刻步骤中去除非晶硅带32’(图3)而保留间隔件48’。
然后，参考图5，使用间隔件48’作为蚀刻掩模来蚀刻氧化物层30(图4)，从而得到氧化物带30’。在蚀刻工艺期间，间隔件48’部分或全部被消耗。然后，氧化物带30’(和间隔件48’，如果还没有完全消耗掉)用作蚀刻掩模以蚀刻下面的非晶硅层28，并且所得到的结构如图6中所示。非晶硅层28的剩余部分包括具有在X方向上的纵向方向的多个非晶硅带28’。在一些实施例中，在形成硅带28’之后，氧化物带30’具有剩余在非晶硅带28’上方的部分以确保非晶硅带28’的厚度在其图案化期间不被减小。在可选实施例中，氧化物带30’在形成非晶硅带28’之后被完全消耗掉。然而，在这些实施例中，非晶硅带28’的厚度基本上没有减小。否则，图14A中所示的纳米线28’可能不具有足够的高度来图案化衬底20。
图1至图4中所示的步骤被称为第一自对准多重图案化工艺，因为间隔件48’的图案与光刻胶带34(图1)的图案自对准，并且间隔件48’的数量是光刻胶带34的数量的两倍。多重图案化工艺可以是双重图案化工艺(如示例性实施例中所示)。在可选实施例中，多重图案化工艺可以是三重图案化工艺、四重图案化工艺等。
图7至图13示出了用于进一步将非晶硅带28’图案化成纳米线的第二自对准多重图案化工艺。参考图7，形成填充材料50以填充非晶硅带28’之间的空间。填充材料50的顶面高于非晶硅带28’的顶面，并且可以高于或平齐于氧化物带30’的顶面。在一些示例性实施例中，填充材料50包括可流动的氧化物，其可以使用可流动化学汽相沉积(FCVD)形成。填充材料50也可以是氧化硅。在可选实施例中，可以使用旋涂以形成填充材料50。例如通过采用化学机械抛光(CMP)来整平填充材料50的顶面。
然后，如图8中所示，在填充材料50上方形成非晶硅层51，随后形成光刻胶带52。光刻胶带52具有纵向方向。在一些实施例中，光刻胶带52的纵向方向在垂直于X方向的Y方向上。Y方向是平行于衬底20的主表面20A的水平方向。在可选实施例中，光刻胶带52的纵向方向在方向C上，方向C既不平行于也不垂直于X方向和Y方向中的任一个。C方向与X方向形成角θ，角θ在0度和90度之间，并且不等于0度和90度。
多个光刻胶带52彼此平行，并且可以具有相同的宽度W2和相同的间隔D2。在一些实施例中，宽度W2和间隔D2接近或等于用于显影光刻胶带52的技术所允许的最小宽度和间隔。宽度W2和间隔D2可以彼此相同或彼此不同。另外，宽度W1(图1)和W2(图8)可以彼此相同(或不同)，并且间隔D1(图1)和D2(图8)可以彼此相同(或不同)。
然后，使用光刻胶带52作为蚀刻掩模来图案化非晶硅层51。由此形成非晶硅带51’，如图9中所示。图案化步骤在填充材料50和氧化物带30’上停止。在图案化期间，光刻胶带52至少部分地被消耗。图10和图11中所示的后续步骤分别类似于图3和图4中所示的步骤。在图10中，间隔件层58形成在非晶硅带51’的顶面和侧壁上。间隔件层58可以与如图3中所示的间隔件层48基本相同。
然后，去除间隔件层58的水平部分，从而留下间隔件58’，如图11所示。间隔件58’具有在C方向或Y方向上的纵向方向。非晶硅带51’(图10)也被去除，由此在下文中被称为芯轴(mandrels)。
图12示出了使用间隔件58’作为蚀刻掩模来图案化氧化物带30’和填充材料50。图案化步骤停止在层26上，该层26用作蚀刻停止层。非晶硅带28’一些部分被氧化物带30’和填充材料50的剩余部分所覆盖，而其他一些部分未被氧化物带30’和填充材料50的剩余部分所覆盖。在氧化物带30’和填充材料50的图案化期间，间隔件58’至少部分地且可能全部被消耗掉。
然后，如图13中所示，氧化物带30’和填充材料50的剩余部分用作蚀刻掩模以蚀刻非晶硅带28’。因此形成了在C方向或Y方向上延伸的多个带，且每个带均包括氧化物带30’、非晶硅带28’、以及填充材料50的剩余部分。
如图6和图13中所示，非晶硅层28(图1)在两次自对准双重图案化步骤中被图案化两次，一次在X方向上(图6)，而一次在C方向或Y方向上(图13)。因此，非晶硅带28’的剩余部分形成了多条纳米线。氧化物带30’和填充材料50的剩余部分然后被去除。图14A和图14B示出了在氧化物带30’和填充材料50的剩余部分被去除之后所得到的纳米线28”的立体图和顶视图。
图15A至图16B示出了根据一些示例性实施例对纳米线28”进行薄化和圆化。参考图15A(立体图)和图15B(顶视图)，执行氧化来氧化纳米线28”的外部部分。因此，形成了氧化物层60以包围纳米线28”的剩余的内部部分且位于其顶面上。由于拐角处的氧化率大于纳米线28”的平面处的氧化率，所以得到的纳米线28”更圆。图16A和图16B分别示出了在去除氧化物层60之后所得到的纳米线28”的立体图和顶视图。在可选实施例中，跳过图15A和图16B中的步骤。
图17A至图18B示出了根据一些实施例去除一些不需要的纳米线28”。例如，在分别示出立体图和顶视图的图17A和图17B中，形成光刻胶62以覆盖一些纳米线28”，但仍留下其他一些纳米线28”不被覆盖。然后蚀刻未被覆盖的纳米线28”，随后去除光刻胶62。图18A和图18B中示出了所得到的结构，图18A和图18B分别示出了立体图和顶视图。
参考分别示出了立体图和顶视图的图19A和图19B，纳米线28”用作蚀刻掩模以蚀刻下面的氮化物层26，从而形成纳米线26’。然后，如图20A和图20B中分别所示，在硬掩模24上方形成了较大光刻胶64。较大光刻胶64用于形成大于纳米线28”的图案，因为纳米线26’和28”可以具有统一的尺寸。
在后续的步骤中，纳米线28”、纳米线26’以及光刻胶64的图案通过蚀刻被转印至硬掩模24中。图21A和图21B中示出了所得到的结构，图21A和图21B分别示出了立体图和顶视图。纳米线24’由此被形成为包括硬掩模24的剩余部分。
然后，如分别示出立体图和顶视图的图22A和图22B中所示，使用图21A和图21B中所示的上面的图案化部件(诸如，纳米线24’、26’和28”)来蚀刻衬垫介电层22和衬底20。因此形成了纳米图案22’。另外，衬底20中受纳米线24’和纳米线26’保护的部分形成了半导体纳米线20’。半导体纳米线20’形成了垂直的纳米线，其纵向方向垂直于衬底20的主顶面和底面。半导体纳米线20’的高度H1由准备使用的半导体纳米线20’来确定。在形成半导体纳米线20’的时候，由于形成了较大光刻胶图案64，所以还形成了属于被蚀刻的半导体衬底20的一部分的半导体柱67。
在后续的步骤中，在蚀刻步骤中去除纳米线24’和纳米线22’的剩余部分。然后可以使用半导体纳米线20’来形成诸如晶体管的集成电路器件。例如，图23示出了基于纳米线20’所形成的晶体管68的截面图。根据一些示例性实施例，晶体管68包括多条纳米线20’，每条纳米线20’均包括源极/漏极区域70和72，以及位于源极/漏极区域70和72之间的沟道区域74。多个源极/漏极区域70包括纳米线20’的顶部，并且通过导电层76电气互连，导电层76还连接至源极/漏极接触插塞78。包括纳米线20’的底部的多个源极/漏极区域72通过导电层80互连，导电层80还连接至源极/漏极接触插塞82。形成多个栅介质84以包围沟道区域74，沟道区域74是纳米线20’的中间部分。形成导电层86以保卫多个栅介质84。导电层86充当晶体管68的栅电极。导电层86与导电层87相连接，导电层87还连接至栅极接触插塞88。因此，晶体管68包括多个子晶体管，每个均基于一条纳米线20’而形成且多个子晶体管并联连接。
图24示出了根据一些实施例的晶体管68的顶视图。晶体管68包括形成晶体管68的子晶体管的多条半导体纳米线20’。接触插塞78、82和88也作为实例示出并且与源极或漏极区域(标记为S/D和D/S区域)相连接。在图24中，C方向(也参考图9)平行于Y方向。半导体纳米线20’与线90和92对准，其中线90垂直于线92。由于用于形成半导体线的自对准多重图案化工艺，半导体纳米线20’与多个行90和列92对准。行之间的节距示出为节距P1和P2。节距P1和P2中的一个由宽度W1和间隔D1(图1)中的一个来确定，而节距P1和P2中的另一个由宽度W1和间隔D1中的另一个来确定。因此，如图24中所示，节距P1和P2以交替的布局来布置。
类似地，半导体纳米线20’的列的节距示出为节距P3和P4。节距P3和P4中的一个由宽度W2和间隔D2(图8)中的一个来确定，而节距P3和P4中的另一个由宽度W2和间隔D2中的另一个来确定。因此，节距P3和P4以交替的布局来布置。
图25示出了根据可选实施例的晶体管68的顶视图。这些实施例类似于图24中的实施例，其中半导体纳米线20’与线90和92对准。与线90对准的半导体纳米线20’形成行，而与线92对准的半导体纳米线20’形成列。然而，线(行)90和(列)92彼此既不相互垂直也不相互平行。线90在X方向上，而线92在C方向上。X方向和C方向形成角θ，角θ在0度和90度之间但不包括0度和90度。再次地，交替地分配节距P1和P2，且交替地分配节距P3和P4。
本发明的实施例具有一些有利的特征。通过在两个方向上使用自对准多重图案化工艺来形成纳米线的图案，半导体纳米线的尺寸可以被减小为小于光刻工艺的极限。图案之间的套刻失配的风险低。
根据本发明的一些实施例，一种方法包括在半导体衬底上方形成图案预留层。半导体衬底具有主表面。执行第一自对准多重图案化工艺来图案化图案预留层。图案预留层的剩余部分包括在平行于半导体衬底的主表面的第一方向上延伸的图案预留条。执行第二自对准多重图案化工艺以在平行于半导体衬底的主表面的第二方向上图案化图案预留层。图案预留层的剩余部分包括图案化的部件。图案化的部件用作蚀刻掩模以通过蚀刻半导体衬底来形成半导体纳米线。
根据本发明的可选实施例，一种方法包括在半导体衬底上方形成图案预留层，使用第一自对准多重图案化工艺蚀刻该图案预留层以形成图案预留条，形成填充材料以填充图案预留条之间的空间，以及使用第二自对准多重图案化工艺蚀刻图案预留条。图案预留条的剩余部分形成图案化的部件。第一自对准多重图案化工艺和第二自对准多重图案化工艺中的每个均包括形成芯轴条，其中第一自对准多重图案化工艺的芯轴条具有第一纵向方向，其不同于第二自对准多重图案化工艺的芯轴条的第二纵向方向。第一自对准多重图案化工艺和第二自对准多重图案化工艺中的每个均还包括在芯轴条的侧壁上形成间隔件，以及去除芯轴条。芯轴条用作蚀刻掩模以在第一自对准多重图案化工艺和第二自对准多重图案化工艺中蚀刻图案预留层。图案化的部件用作蚀刻掩模以通过蚀刻半导体衬底来形成半导体纳米线。
根据本发明的另一个可选实施例，集成电路结构包括半导体衬底以及位于半导体衬底上方的多条半导体纳米线。多条半导体纳米线被设置成多个行和多个列。多个行具有第一节距和不同于第一节距的第二节距，其中第一节距和第二节距以交替的图案分配。多个列具有第三节距和不同于第三节距的第四节距，其中第三节距和第四节距以交替的图案分配。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种方法，包括：
在半导体衬底上方形成图案预留层，其中，所述半导体衬底包括主表面；
执行第一自对准多重图案化工艺以图案化所述图案预留层，其中，所述图案预留层的剩余部分包括在平行于所述半导体衬底的主表面的第一方向上延伸的图案预留带；
执行第二自对准多重图案化工艺以在平行于所述半导体衬底的主表面的第二方向上图案化所述图案预留层，其中，所述图案预留层的剩余部分包括图案化的部件；以及
使用所述图案化的部件作为蚀刻掩模以通过蚀刻所述半导体衬底来形成半导体纳米线。
2.根据权利要求1所述的方法，其中，所述第一自对准多重图案化工艺和所述第二自对准多重图案化工艺均包括：
形成芯轴层；
蚀刻所述芯轴层以形成芯轴带，其中，所述第一自对准多重图案化工艺的所述芯轴带具有在所述第一方向上的纵向方向；
在所述芯轴层上方形成间隔件层；
去除所述间隔件层的水平部分，其中，所述芯轴层的垂直部分形成间隔件；
去除所述芯轴带；以及
使用所述芯轴带作为蚀刻掩模来蚀刻所述图案预留层。
3.根据权利要求2所述的方法，还包括：在所述图案预留层上方形成氧化物层，其中，在所述第一自对准多重图案化工艺期间，所述氧化物层被图案化。
4.根据权利要求3所述的方法，其中，在所述第一自对准多重图案化工艺之后，所述氧化物层包括位于所述图案预留带上方的剩余的氧化物带，并且所述方法还包括以填充材料填充所述剩余的氧化物带之间的空间，所述填充材料在所述第二自对准多重图案化工艺中被图案化。
5.根据权利要求1所述的方法，其中，所述第一方向垂直于所述第二方向。
6.根据权利要求1所述的方法，其中，所述第一方向既不垂直于也不平行于所述第二方向。
7.一种方法，包括：
在半导体衬底上方形成图案预留层；
使用第一自对准多重图案化工艺蚀刻所述图案预留层以形成图案预留带；
形成填充材料以填充所述图案预留带之间的空间；
使用第二自对准多重图案化工艺来蚀刻所述图案预留带，其中，所述图案预留带的剩余部分形成图案化的部件，所述第一自对准多重图案化工艺和所述第二自对准多重图案化工艺均包括：
形成芯轴带，其中，所述第一自对准多重图案化工艺的芯轴带具有第一纵向方向，所述第一纵向方向不同于所述第二自对准多重图案化工艺的芯轴带的第二纵向方向；
在所述芯轴带的侧壁上形成间隔件；和
去除所述芯轴带，其中，所述芯轴带用作蚀刻掩模以在所述第一自对准多重图案化工艺和所述第二自对准多重图案化工艺中蚀刻所述图案预留层；以及
使用所述图案化的部件作为蚀刻掩模以通过蚀刻所述半导体衬底来形成半导体纳米线。
8.根据权利要求7所述的方法，其中，形成所述芯轴带包括：
形成非晶硅层；以及
图案化所述非晶硅层。
9.一种集成电路结构，包括：
半导体衬底；以及
多条半导体纳米线，位于所述半导体衬底上方，所述多条半导体纳米线设置成多个行和多个列，其中：
所述多个行具有第一节距和不同于所述第一节距的第二节距，其中，所述第一节距和所述第二节距以交替的图案分配；和
所述多个列具有第三节距和第四节距，其中，所述第三节距和所述第四节距以交替的图案分配。
10.根据权利要求9所述的集成电路结构，其中，所述第四节距不同于所述第三节距。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107799458A (zh) * 2016-08-31 2018-03-13 东京毅力科创株式会社 自对准多重图案化的原位间隔件整形的方法和系统
CN108028274A (zh) * 2015-09-10 2018-05-11 英特尔公司 具有腔间隔器的半导体纳米线装置和制造半导体纳米线装置的腔间隔器的方法
CN109326521A (zh) * 2017-07-31 2019-02-12 台湾积体电路制造股份有限公司 多重图案化方法
CN110707004A (zh) * 2018-10-11 2020-01-17 联华电子股份有限公司 半导体装置及其形成方法
CN111252730A (zh) * 2020-01-22 2020-06-09 成都工业学院 一种非对称半导体结构的制备方法
CN112768352A (zh) * 2019-11-01 2021-05-07 华邦电子股份有限公司 图案化的方法
CN112786437A (zh) * 2019-11-11 2021-05-11 夏泰鑫半导体(青岛)有限公司 半导体器件的制造方法
CN113173557A (zh) * 2021-03-12 2021-07-27 中国科学院微电子研究所 一种垂直纳米线阵列的制备方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990414A (zh) * 2015-02-06 2016-10-05 联华电子股份有限公司 半导体结构及其制作方法
US9805935B2 (en) * 2015-12-31 2017-10-31 International Business Machines Corporation Bottom source/drain silicidation for vertical field-effect transistor (FET)
WO2017145906A1 (ja) * 2016-02-25 2017-08-31 株式会社ソシオネクスト 半導体集積回路装置
CN107424930B (zh) 2016-05-23 2021-11-02 联华电子股份有限公司 半导体结构的制作方法
US10157776B2 (en) 2017-03-15 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
DE102017127686A1 (de) 2017-03-15 2018-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und Verfahren zu deren Herstellung
US10475902B2 (en) 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
DE112017007991T5 (de) * 2017-08-21 2020-06-04 Intel Corporation Selbstausgerichteter nanodraht
CN109494249B (zh) 2017-09-11 2022-05-24 联华电子股份有限公司 半导体元件及其制造方法
CN110021518B (zh) * 2018-01-09 2020-12-22 联华电子股份有限公司 自对准双重图案方法
US11404431B2 (en) * 2018-12-04 2022-08-02 Sunrise Memory Corporation Methods for forming multilayer horizontal NOR-type thin-film memory strings
US11195995B2 (en) 2020-01-06 2021-12-07 International Business Machines Corporation Back-end-of-line compatible processing for forming an array of pillars
CN113173555B (zh) * 2021-03-12 2022-10-04 中国科学院微电子研究所 一种纳米线mim阵列器件及制备方法
CN113173553A (zh) * 2021-03-12 2021-07-27 中国科学院微电子研究所 一种纳米网的制备方法
US20220310607A1 (en) * 2021-03-29 2022-09-29 Changxin Memory Technologies, Inc. Mask structure, semiconductor structure and manufacturing method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1846309A (zh) * 2003-07-01 2006-10-11 国际商业机器公司 具有平行互补鳍片场效应晶体管对的集成电路
CN101595565A (zh) * 2006-09-18 2009-12-02 昆南诺股份有限公司 在垂直半导体结构上制造精密垂直和水平层的方法
US20140024215A1 (en) * 2012-07-23 2014-01-23 International Business Machines Corporation Double patterning method

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI283066B (en) * 2004-09-07 2007-06-21 Samsung Electronics Co Ltd Field effect transistor (FET) having wire channels and method of fabricating the same
KR100833201B1 (ko) * 2007-06-15 2008-05-28 삼성전자주식회사 콘택 플러그 및 배선 라인 일체형 구조의 미세 패턴을가지는 반도체 소자 및 그 제조 방법
US20070077349A1 (en) * 2005-09-30 2007-04-05 Eastman Kodak Company Patterning OLED device electrodes and optical material
US20070077379A1 (en) * 2005-09-30 2007-04-05 Magna International Inc. Water-assist injection molded structural members
KR101348280B1 (ko) 2007-07-06 2014-01-10 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
TWI398964B (zh) * 2009-04-03 2013-06-11 Univ Nat Taiwan 有機無機發光元件及其製作方法
US8872154B2 (en) * 2009-04-06 2014-10-28 Purdue Research Foundation Field effect transistor fabrication from carbon nanotubes
US8324602B2 (en) * 2009-04-14 2012-12-04 Intersil Americas Inc. Optical sensors that reduce specular reflections
KR101047778B1 (ko) * 2010-04-01 2011-07-07 엘지이노텍 주식회사 발광 소자 패키지 및 이를 구비한 라이트 유닛
US8674342B2 (en) * 2012-02-27 2014-03-18 International Business Machines Corporation Pad-less gate-all around semiconductor nanowire FETs on bulk semiconductor wafers
US9368619B2 (en) * 2013-02-08 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for inducing strain in vertical semiconductor columns
US9978863B2 (en) * 2013-08-16 2018-05-22 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with one or more semiconductor columns

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1846309A (zh) * 2003-07-01 2006-10-11 国际商业机器公司 具有平行互补鳍片场效应晶体管对的集成电路
CN101595565A (zh) * 2006-09-18 2009-12-02 昆南诺股份有限公司 在垂直半导体结构上制造精密垂直和水平层的方法
US20140024215A1 (en) * 2012-07-23 2014-01-23 International Business Machines Corporation Double patterning method

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11094831B2 (en) 2015-09-10 2021-08-17 Intel Corporation Semiconductor nanowire device having cavity spacer and method of fabricating cavity spacer for semiconductor nanowire device
CN108028274A (zh) * 2015-09-10 2018-05-11 英特尔公司 具有腔间隔器的半导体纳米线装置和制造半导体纳米线装置的腔间隔器的方法
CN108028274B (zh) * 2015-09-10 2021-09-03 英特尔公司 半导体纳米线装置及其制造方法
CN107799458A (zh) * 2016-08-31 2018-03-13 东京毅力科创株式会社 自对准多重图案化的原位间隔件整形的方法和系统
CN107799458B (zh) * 2016-08-31 2023-12-08 东京毅力科创株式会社 自对准多重图案化的原位间隔件整形的方法和系统
CN109326521A (zh) * 2017-07-31 2019-02-12 台湾积体电路制造股份有限公司 多重图案化方法
CN109326521B (zh) * 2017-07-31 2020-12-01 台湾积体电路制造股份有限公司 多重图案化方法
CN110707004A (zh) * 2018-10-11 2020-01-17 联华电子股份有限公司 半导体装置及其形成方法
CN110707004B (zh) * 2018-10-11 2022-02-18 联华电子股份有限公司 半导体装置及其形成方法
CN112768352A (zh) * 2019-11-01 2021-05-07 华邦电子股份有限公司 图案化的方法
CN112768352B (zh) * 2019-11-01 2023-12-19 华邦电子股份有限公司 图案化的方法
CN112786437A (zh) * 2019-11-11 2021-05-11 夏泰鑫半导体(青岛)有限公司 半导体器件的制造方法
CN112786437B (zh) * 2019-11-11 2022-12-02 夏泰鑫半导体(青岛)有限公司 半导体器件的制造方法
CN111252730A (zh) * 2020-01-22 2020-06-09 成都工业学院 一种非对称半导体结构的制备方法
CN113173557A (zh) * 2021-03-12 2021-07-27 中国科学院微电子研究所 一种垂直纳米线阵列的制备方法

Also Published As

Publication number Publication date
KR101730709B1 (ko) 2017-04-26
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