KR20150137025A - 이중 패터닝을 사용한 자기-정렬 나노와이어 형성 - Google Patents

이중 패터닝을 사용한 자기-정렬 나노와이어 형성 Download PDF

Info

Publication number
KR20150137025A
KR20150137025A KR1020150074710A KR20150074710A KR20150137025A KR 20150137025 A KR20150137025 A KR 20150137025A KR 1020150074710 A KR1020150074710 A KR 1020150074710A KR 20150074710 A KR20150074710 A KR 20150074710A KR 20150137025 A KR20150137025 A KR 20150137025A
Authority
KR
South Korea
Prior art keywords
pattern
layer
strips
self
patterning process
Prior art date
Application number
KR1020150074710A
Other languages
English (en)
Other versions
KR101730709B1 (ko
Inventor
칭펭 푸
데 팡 첸
유 찬 옌
치아 잉 리
천 흥 리
후안 저스트 린
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20150137025A publication Critical patent/KR20150137025A/ko
Application granted granted Critical
Publication of KR101730709B1 publication Critical patent/KR101730709B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

방법은 반도체 기판 위에 패턴-레저베이션 층(pattern-reservation layer)을 형성하는 단계를 포함한다. 반도체 기판은 주표면을 갖는다. 패턴-레저베이션 층을 패터닝하기 위하여 제1 자기-정렬 다중-패터닝 프로세스가 수행된다. 패턴-레저베이션 층의 잔여 부분들은 반도체 기판의 주표면에 평행한 제1 방향으로 연장되는 패턴-레저베이션 스트립들을 포함한다. 반도체 기판의 주표면에 평행한 제2 방향으로 패턴-레저베이션 층을 패터닝하기 위하여 제2 자기-정렬 다중-패터닝 프로세스가 수행된다. 패턴-레저베이션 층의 잔여 부분들은 패터닝된 피쳐들을 포함한다. 반도체 기판을 에칭함으로써 반도체 나노와이어들을 형성하기 위한 에칭 마스크로서 상기 패터닝된 피쳐들이 사용된다.

Description

이중 패터닝을 사용한 자기-정렬 나노와이어 형성{SELF-ALIGNED NANOWIRE FORMATION USING DOUBLE PATTERNING}
이중 패터닝은 집적 회로들에서 피쳐 밀도를 향상시키기 위해 리소그래피에서 개발된 기술이다. 통상적으로, 리소그래피 기술은 웨이퍼들 상에 집적 회로들의 피쳐들을 형성하기 위하여 사용된다. 리소그래피 기술은 포토레지스트를 도포하는 단계 및 포토레지스트 내에 패턴을 형성하는 단계를 수반한다. 포토레지스트 내의 패턴들이 먼저 리소그래피 마스크에서 형성되고, 리소그래피 마스크의 불투명한 부분들에 의해 또는 투명한 부분들에 의해 구현된다. 리소그래피 마스크 내의 패턴들이 리소그래피 마스크를 사용한 노출을 통해 포토레지스트에 전사되고, 포토레지스트의 현상이 후속된다. 패터닝된 포토레지스트 내의 패턴들은 그 후 제조된 피쳐들에 전사되며, 제조된 피쳐들은 웨이퍼 상에 형성된다.
집적 회로들의 다운-스케일링의 증가로, 광학적 근접성 효과는 점점 더 큰 문제를 일으킨다. 2개의 개별적 피쳐들이 서로 너무 가까울 때, 광학적 근접성 효과는 피쳐들이 서로에 대해 단락되게끔 할 수 있다. 그러한 문제를 해결하기 위하여, 이중 패터닝 기술이 도입된다. 가깝게 위치된 피쳐들은 동일한 이중-패터닝 마스크 세트의 2개의 마스크들로 분리되고, 2개의 마스크들 모두는 단일 마스크를 사용하여 형성될 피쳐들을 형성하는데 사용된다. 마스크들 각각에서, 피쳐들 사이의 거리들은 그 외에 단일 마스크에서 피쳐들 사이의 거리들에 비해 증가되고, 따라서 광학적 근접성 효과는 감소되거나 실질적으로 제거된다.
본 개시물의 몇몇 실시예들에 따르면, 방법은 반도체 기판 위에 패턴-레저베이션 층(pattern-reservation layer)을 형성하는 단계를 포함한다. 반도체 기판은 주표면을 갖는다. 패턴-레저베이션 층을 패터닝하기 위하여 제1 자기-정렬 다중-패터닝 프로세스가 수행된다. 패턴-레저베이션 층의 잔여 부분들은 반도체 기판의 주표면에 평행한 제1 방향으로 연장되는 패턴-레저베이션 스트립들을 포함한다. 반도체 기판의 주표면에 평행한 제2 방향으로 패턴-레저베이션 층을 패터닝하기 위하여 제2 자기-정렬 다중-패터닝 프로세스가 수행된다. 패턴-레저베이션 층의 잔여 부분들은 패터닝된 피쳐들을 포함한다. 반도체 기판을 에칭함으로써, 반도체 나노와이어들을 형성하기 위한 에칭 마스크로서 패터닝된 피쳐들이 사용된다.
본 개시물의 대안적인 실시예들에 따라, 방법은 반도체 기판 위에 패턴-레저베이션 층을 형성하는 단계, 패턴-레저베이션 스트립들을 형성하기 위하여 제1 자기-정렬 다중-패터닝 프로세스를 사용하여 패턴-레저베이션 층을 에칭하는 단계, 패턴-레저베이션 스트립들 사이에 스페이서들을 충진하기 위하여 충진 물질을 형성하는 단계, 및 제2 자기-정렬 다중-패터닝 프로세스를 사용하여 패턴-레저베이션 스트립들을 에칭하는 단계를 포함한다. 패턴-레저베이션 스트립들의 잔여 부분들은 패터닝된 피쳐들을 형성하한다. 제1 자기-정렬 다중-패터닝 프로세스 및 제2 자기-정렬 다중-패터닝 프로세스 각각은, 맨드릴 스트립들을 형성하는 단계를 포함하며, 제1 자기-정렬 다중-패터닝 프로세스의 맨드릴 스트립들은 제2 자기-정렬 다중-패터닝 프로세스의 맨드릴 스트립들의 제2 길이 방향과 상이한 제1 길이 방향을 갖는다. 제1 자기-정렬 다중-패터닝 프로세스 및 제2 자기-정렬 다중-패터닝 프로세스 각각은, 맨드릴 스트립들의 측벽들 상에 스페이서들을 형성하는 단계, 및 맨드릴 스트립들을 제거하는 단계를 더 포함한다. 맨드릴 스트립들은 제1 자기-정렬 다중-패터닝 프로세스 및 제2 자기-정렬 다중-패터닝 프로세스에서 패턴-레저베이션 층을 에칭하기 위한 에칭 마스크로서 사용된다. 반도체 기판을 에칭함으로써 반도체 나노와이어들을 형성하기 위한 에칭 마스크로서 패터닝된 피쳐들이 사용된다.
본 개시물의 다른 대안적 실시예들에 따라, 집적 회로 구조물은 반도체 기판, 및 반도체 기판 위의 복수의 반도체 나노와이어들을 포함한다. 복수의 반도체 나노와이어들은 복수의 행들 및 복수의 열들로서 배치된다. 복수의 행들은 제1 피치 및 제1 피치와 상이한 제2 피치를 갖고, 제1 피치 및 제2 피치는 교번 패턴(alternating pattern)으로 할당된다. 복수의 열들은 제3 피치 및 제4 피치를 갖고, 제3 피치 및 제4 피치는 교번 패턴으로 할당된다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때, 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업분야의 표준 관행에 따라, 다양한 피쳐들이 축적에 따라 도시되지는 않음에 유념한다. 사실상, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1 내지 22b는 몇몇 실시예들에 따른 반도체 나노와이어들의 형성에 있어서의 중간 스테이지들의 투시도들 및 상면도들을 예시한다.
도 23은 몇몇 실시예들에 따른 트랜지스터의 단면도를 예시하며, 트랜지스터는 반도체 나노와이어들을 포함한다.
도 24는 몇몇 실시예들에 따른 복수의 행들 및 열들로서 배열된 나노와이어들을 예시하며, 행들은 열들에 직각이다.
도 25는 몇몇 실시예들에 따른 복수의 행들 및 열들로서 배열된 나노와이어들을 예시하며, 행들은 열들에 직각도 평행도 아니다.
하기의 개시내용은 발명의 상이한 피쳐들을 구현하기 위한 복수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 간략화하기 위하여 컴포넌트들 및 배열(arrangement)들의 특정 예시들이 하기에서 설명된다. 물론 이들은 단지 예시들이며, 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐의 형성은 제1 피쳐와 제2 피쳐가 직접 접촉하여 성성되는 실시예들을 포함할 수 있으며, 또한 제1 피쳐와 제2 피쳐 사이에 추가의 피쳐들이 형성되어 제1 피쳐와 제2 피쳐가 직접 접촉하지 않을 수 있는 실시예들도 포함할 수 있다. 또한, 본 개시내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료성을 목적으로 하며, 본질적으로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 진술하는 것이 아니다.
뿐만 아니라, 공간적으로 상대적인 용어들, 예컨대 "아래 놓인", "밑", "하부", "위에 놓인", "상부" 등은 도면들에 예시될 때 한 엘리먼트 또는 피쳐의 다른 엘리먼트(들) 또는 피쳐(들)에 대한 관계를 설명하기 위하여 설명의 용이성을 위해 여기서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용시 또는 동작시 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향들로), 본 명세서에 사용된 공간적으로 상대적인 지시자들은 이에 따라 유사하게 해석될 수 있다.
나노와이어들을 포함하는 트랜지스터 및 그 형성 방법이 다양한 예시적 실시예들에 따라 제공된다. 트랜지스터를 형성하는 중간 스테이지들이 예시된다. 실시예들의 변형들이 논의된다. 다양한 뷰들 및 예시적 실시예들을 통해, 유사한 엘리먼트들을 지칭하기 위하여 참조 번호들이 사용된다.
도 1 내지 22b는 몇몇 실시예들에 따른 반도체 나노와이어들의 형성 시 중간 스테이지들의 투시도들 및 상면도들을 예시한다. 도 1은 기판(20) 및 위에 놓인 층들을 포함하는 웨이퍼(100)를 예시한다. 기판(20)은 실리콘, 실리콘 게르마늄, III-V족 화합물 반도체 등과 같은 반도체 재료로 형성될 수 있다. 몇몇 실시예들에서, 기판(20)은 결정질 실리콘 기판과 같은 결정질 반도체 기판이다. 패드 유전체 층(22) 및 하드 마스크(24)가 기판(20) 위에 형성된다. 실시예들에 따라, 패드 유전체 층(22)은 실리콘 질화물과 같은 질화물로 형성되고, 하드 마스크(24)는 실리콘 산화물과 같은 산화물로 형성된다. 대안적인 실시예들에서, 패드 유전체 층(22)은 실리콘 산화물과 같은 산화물로 형성되고, 하드 마스크(24)는 실리콘 질화물과 같은 질화물로 형성된다. 또 다른 실시예들에서, 패드 유전체 층(22) 및 하드 마스크(24)이 상이한 에칭 선택도를 갖는 상이한 재료들로 선택된다면, 패드 유전체 층(22) 및 하드 마스크(24)는 실리콘 탄화물, 실리콘 산질화물, 실리콘 산화물 및 실리콘 질화물을 포함하는(그러나 이에 제한되는 것은 아님) 재료들로부터 선택된 상이한 재료들로 형성된다.
복수의 층들이 하드 마스크(24) 위에 형성된다. 몇몇 예시적인 실시예들에서, 복수의 층들은 하드 마스크(24) 위의 질화물 층(26), 질화물 층(26) 위의 비정질 실리콘 층(28), 비정질 실리콘 층(28) 위의 산화물 층(30), 및 산화물 층(30) 위의 비정질 실리콘 층(32)을 포함한다. 설명 전반에 걸쳐, 비정질 실리콘 층(32)은 패턴-레저베이션 층으로 또한 지칭되는데, 이는 이것이 나노와이어들의 패턴을 임시로 레저베이션하는데 사용되기 때문이다. 몇몇 실시예들에 따라, 질화물 층(26)은 실리콘 질화물을 포함할 수 있는 한편, (비정질 실리콘과 같은) 위에 놓인 재료 및 (산화물과 같은) 아래 놓인 재료와 상이한 다른 유전체 층들이 또한 사용될 수 있다. 도 1에 예시된 층들이 예시적임이 인식된다. 대안적인 실시예들에서, 상이한 층들이 기판(20) 위에 형성될 수 있으며, 층들의 수는 또한 도 1에 도시된 것과 상이할 수 있다.
몇몇 실시예들에 따라, 포토레지스트(34)는 비정질 실리콘 층(32) 위에 형성되고, 그 후 패터닝된다. 대안적인 실시예들에서, 단일 포토레지스트(34)의 형성 대신에, 이중 층 또는 삼중 층이 형성된다. 예를 들어, 포토레지스트(34)는 하부 층, 하부 층 위의 중간 층, 중간 층 위의 상부 층을 포함하는 삼중 층(미도시)과 교체될 수 있다. 몇몇 실시예들에서, 하부 층 및 상부 층은 유기 재료들인 포토레지스트들로 형성될 수 있다. 중간 층은 실리콘 및 무기 재료의 혼합물을 포함할 수 있다. 중간 층은 상부 층 및 하부 층에 비해 높은 에칭 선택도를 갖고, 따라서 상부 층은 중간 층의 패터닝을 위한 에칭 마스크로서 사용될 수 있으며, 중간 층은 하부 층의 패터닝을 위한 에칭 마스크로서 사용될 수 있다.
패터닝 이후에, 포토레지스트(34)는 X 방향으로 길이 방향들을 갖는 복수의 포토레지스트 스트립들(또한 참조 기호 34를 사용하여 지칭됨)을 포함하며, X 방향은 기판(20)의 주표면(20A)에 또한 평행한 수평 방향이다. 도 1은 X 방향과 동일한 수평 평면에 있는 Y 방향을 또한 예시하며, X 방향 및 Y 방향은 서로 직각이다. 복수의 포토레지스트 스트립들(34)은 서로 평행하고, 동일한 폭들(W1) 및 동일한 거리들(D1)을 가질 수 있다. 몇몇 실시예들에서, 폭(W1) 및 거리(D1)는 포토레지스트(34)를 현상하기 위한 기술에 의하여 허용되는 최소 폭 및 거리에 가깝거나 그와 동일하다. 폭(W1) 및 거리(D1)는 서로 동일하거나 서로 상이할 수 있다.
에칭 마스크로서 포토레지스트 스트립들(34)을 사용하여 패터닝 프로세스가 수행된다. 결과적으로, 비정질 실리콘 층(32)이 패터닝되어, 도 2에 도시된 바와 같이 비정질 실리콘 스트립들(32')을 초래한다. 실리콘 스트립들(32')은 X 방향으로 연장되는 길이 방향들을 갖는다. 비정질 실리콘 스트립들(32')은 후속 프로세스들에서 맨드릴들로서 역할한다. 포토레지스트 스트립들(34)은 비정질 실리콘 층(32)의 패터닝 동안에 소모되거나 또는 비정질 실리콘 층(32)의 패터닝 이후에 제거된다.
다음으로, 도 3에 도시된 바와 같이, 스페이서 층(48)은 컨포멀한 성막 방법을 사용하여 성막된다. 몇몇 실시예들에서, 스페이서 층(48)은 원자 층 증착(ALD, Atomic Layer Deposition)을 사용하여 성막되고, 이는 낮은 에칭 레이트를 갖는 고품질 필름으로서 스페이서 층(48)을 형성한다. ALD는 전구체들로서 DCS(DiChloroSilane) 및 암모니아를 사용하여 수행될 수 있고, 결과적인 스페이서 층(48)은 실리콘 질화물 또는 실리콘-풍부(silicon-rich) 질화물을 포함한다. 대안적인 실시예들에서, 다른 컨포멀 성막 방법들, 예컨대 LPCVD(Low-Pressure Chemical Vapor Deposition)가 수행될 수 있다. 몇몇 예시적 실시예들에서 스페이서 층(48)의 두께(T1)는 거리(D1)의 약 절반보다 작을 수 있고, 거리(D1)의 약 1/3에 가까울 수 있다.
도 4를 참고하면, 도 3에서와 같은 스페이서 층(48)의 수평 부분들이 예를 들어, 이방성 에칭 단계를 통해 제거된다. 스페이서 층(48)의 수직 부분들이 남겨지고, 이하에서는 스페이서들(48')로서 지칭된다. 스페이서들(48')은 또한 X 방향으로 길이 방향들을 갖는다. 다음으로, 비정질 실리콘 스트립들(32')(도 3)이 에칭 단계에서 제거되고, 스페이서들(48')이 남는다.
다음으로, 도 5를 참고하면, 산화물 층(30)(도 4)은 에칭 마스크로서 스페이서들(48')을 사용하여 에칭되고, 산화물 스트립들(30')을 초래한다. 에칭 프로세스 동안에, 스페이서들(48')은 부분적으로 또는 완전히 소모된다. 다음으로, 산화물 스트립들(30')(그리고 아직 완전히 소모되지 않았다면 스페이서들(48'))이 아래 놓인 비정질 실리콘 층(28)을 에칭하기 위한 에칭 마스크로서 사용되고, 결과적인 구조물이 도 6에 도시된다. 비정질 실리콘 층(28)의 잔여 부분들은 X 방향으로 길이 방향들을 갖는 복수의 비정질 실리콘 스트립들(28')을 포함한다. 몇몇 실시예들에서, 실리콘 스트립들(28')의 형성 이후에, 산화물 스트립들(30')은 비정질 실리콘 스트립들(28')의 두께가 그 패터닝 동안 감소되지 않는 것을 보장하기 위하여 비정질 실리콘 스트립들(28') 위에 잔여 부분들을 갖는다. 대안적인 실시예들에서, 산화물 스트립들(30')은 비정질 실리콘 스트립들(28')의 형성 이후에 완전히 소모된다. 그러나 이들 실시예들에서, 비정질 실리콘 스트립들(28')의 두께는 실질적으로 감소되지 않는다. 그렇지 않으면, 도 14a에 도시된 바와 같은 나노와이어들(28")은 기판(20)의 패터닝을 위해 충분한 높이를 갖지 않을 수 있다.
도 1 내지 4에 예시된 단계들은 제1 자기-정렬 다중-패터닝 프로세스로서 지칭되는데, 이는 스페이서들(48')의 패턴들이 포토레지스트 스트립들(34)(도 1)의 패턴들에 대해 자기-정렬되기 때문이며, 스페이서들(48')의 수는 포토레지스트 스트립들(34)의 수에 비해 두배이다. 다중-패터닝 프로세스는 (예시적 실시예들에서 예시되는 바와 같이) 이중 패터닝 프로세스일 수 있다. 대안적인 실시예들에서, 다중-패터닝 프로세스는 삼중-패터닝 프로세스, 4중-패터닝 프로세스 등일 수 있다.
도 7 내지 13은 나노와이어들로서 비정질 실리콘 스트립들(28')을 추가로 패터닝하기 위한 제2 자기-정렬 다중-패터닝 프로세스를 예시한다. 도 7을 참고하여, 비정질 실리콘 스트립들(28') 사이의 공간들을 충진하기 위하여 충진 물질(50)이 형성된다. 충진 물질(50)의 상부면은 비정질 실리콘 스트립들(28')의 상부면보다 높으며, 산화물 스트립들(30')의 상부면보다 더 높거나 동일한 높이일 수 있다. 몇몇 예시적인 실시예들에서, 충진 물질(50)은 FCVD(Flowable Chemical Vapor Deposition)를 사용하여 형성될 수 있는 유동성 산화물을 포함한다. 충진 물질(50)은 또한 실리콘 산화물일 수 있다. 대안적인 실시예들에서, 스핀-온 코팅(spin-on coating)이 충진 물질(50)을 형성하기 위하여 사용될 수 있다. 충진 물질(50)의 상부면은 예를 들어, 화학 기계적 연마(CMP, Chemical Mechanical Polish)를 사용함으로써 평평해진다(leveled).
다음으로, 도 8에 도시된 바와 같이, 비정질 실리콘 층(51)이 충진 물질(50) 위에 형성되고, 후속하여 포토레지스트 스트립들(52)이 형성된다. 포토레지스트 스트립들(52)은 길이 방향을 갖는다. 몇몇 실시예들에서, 포토레지스트 스트립들(52)의 길이 방향은 X 방향과 직각인 Y 방향이다. Y 방향은 기판(20)의 주표면(20A)에 평행한 수평 방향이다. 대안적인 실시예들에서, 포토레지스트 스트립들(52)의 길이 방향은 방향 C이며, 이는 X 방향 및 Y 방향 중 어느 한 방향에 평행하지도 않고 직각도 아니다. C 방향 및 X 방향은 각도 θ를 형성하고, 이 각도는 0도 내지 90도 사이이며, 0도 및 90도는 포함하지 않는다.
복수의 포토레지스트 스트립들(52)은 서로 평행하며, 동일한 폭들(W2) 및 동일한 거리들(D2)을 가질 수 있다. 몇몇 실시예들에서, 폭(W2) 및 거리(D2)는 포토레지스트 스트립들(52)을 현상하기 위한 기술에 의해 허용되는 최소 폭 및 거리에 가깝거나 그와 동일하다. 폭(W2) 및 거리(D2)는서로 동일하거나 서로 상이할 수 있다. 뿐만 아니라, 폭들(W1(도 1) 및 W2(도 8))은 서로 동일(또는 서로 상이)할 수 있으며, 거리들(D1(도 1) 및 D2(도 8))은 서로 동일(또는 서로 상이)할 수 있다.
다음으로, 비정질 실리콘 층(51)은 에칭 마스크로서 포토레지스트 스트립들(52)을 사용하여 패터닝된다. 따라서 도 9에 도시된 바와 같이, 비정질 실리콘 스트립들(51')이 형성된다. 패터닝은 충진 물질(50) 및 산화물 스트립들(30') 상에서 멈춘다. 포토레지스트 스트립들(52)은 패터닝 동안에 적어도 부분적으로 소모된다. 도 10 및 11에 도시된 바와 같은 후속 단계들은 각각 도 3 및 4에 도시된 것과 유사하다. 도 10에서, 비정질 실리콘 스트립들(51')의 측벽들 및 상부면들 상에 스페이서 층(58)이 형성된다. 스페이서 층(58)은 도 3에 도시된 바와 같은 스페이서 층(48)과 실질적으로 동일할 수 있다.
다음으로, 도 11에 도시된 바와 같이, 스페이서 층(58)의 수평 부분들이 제거되어, 스페이서 층(58')을 남긴다. 스페이서 층(58')은 C 방향 또는 Y 방향으로 길이 방향들을 갖는다. 비정질 실리콘 스트립들(51')(도 10)은 또한 제거되고, 따라서 이하에서 맨드릴들로서 지칭된다.
도 12는 에칭 마스크로서 스페이서 층(58')을 사용하는 충진 물질(50) 및 산화물 스트립들(30')의 패터닝을 예시한다. 패터닝은 에칭 스탑 층으로서 사용되는 층(26) 상에서 멈춘다. 비정질 실리콘 스트립들(28')은 충진 물질(50) 및 산화물 스트립들(30')의 잔여 부분들에 의해 커버되는 몇몇 부분들을 갖고, 몇몇 다른 부분들은 충진 물질(50) 및 산화물 스트립들(30')의 잔여 부분들에 의해 커버되지 않는다. 스페이서 층(58')은 충진 물질(50) 및 산화물 스트립들(30')의 패터닝 동안에 적어도 부분적으로, 가능하게는 완전하게 소모된다.
다음으로, 도 13에 도시된 바와 같이, 충진 물질(50) 및 산화물 스트립들(30')의 잔여 부분들은 비정질 실리콘 스트립들(28')을 에칭하기 위한 에칭 마스크로서 사용된다. 결과적으로, 복수의 스트립들이 C 방향 또는 Y 방향으로 연장되어 형성되며, 스트립들 각각은 충진 물질(50), 비정질 실리콘 스트립들(28') 및 산화물 스트립들(30')의 잔여 부분들을 포함한다.
도 6 및 13에 도시된 바와 같이, 비정질 실리콘 층(28)(도 1)은 2개의 자기-정렬 이중 패터닝 단계들로 두번 패터닝되는데, 한번은 X 방향으로(도 6), 그리고 한번은 C 방향 또는 Y 방향으로(도 13) 패터닝된다. 따라서, 비정질 실리콘 스트립들(28')의 잔여 부분들은 복수의 나노와이어들을 형성한다. 충진 물질(50) 및 산화물 스트립들(30')의 잔여 부분들은 그 후 제거된다. 도 14a 및 14b는 충진 물질(50) 및 산화물 스트립들(30')의 잔여 부분들이 제거된 이후에 결과적인 나노와이어들(28")을 예시하는 투시도 및 상면도를 예시한다.
도 15a 내지 16b는 몇몇 예시적 실시예들에 따른 나노와이어들(28")의 씨닝 및 라운딩(rounding)을 예시한다. 도 15a(투시도) 및 15b(상면도)를 참고하여, 나노와이어들(28")의 외측 부분들을 산화시키기 위하여 산화가 수행된다. 따라서, 산화물 층(60)이 나노와이어들(28")의 남아있는 내측 부분들을 둘러싸도록 그리고 그 상부면 상에 형성된다. 모서리들에서의 산화 레이트는 나노와이어들(28")의 평탄한 표면들 상에서의 산화 레이트보다 더 높기 때문에, 결과적인 나노와이어들(28")은 더욱 라운딩된다. 도 16a 및 16b는 각각 산화물 층(60)의 제거 이후에 결과적인 나노와이어들(28")의 투시도 및 상면도를 예시한다. 대안적인 실시예들에서, 도 15a 내지 16b에서의 단계들은 건너뛰어진다.
도 17a 내지 18b는 몇몇 실시예들에 따른 일부 원치않는 나노와이어들(28")의 제거를 예시한다. 예를 들어, 각각 투시도 및 상면도를 예시하는 도 17a 및 17b에서, 나노와이어들(28")의 일부를 커버하기 위하여 포토레지스트(62)가 형성되는 한편, 몇몇 다른 나노와이어들(28")은 커버되지 않은 채로 남겨진다. 커버되지 않은 나노와이어들(28")은 그 후 에칭되고, 이어서 포토레지스트(62)가 제거된다. 결과적인 구조물은 각각 투시도 및 상면도인 도 18a 및 18b에 도시된다.
각각 투시도 및 상면도를 예시하는 도 19a 및 19b를 참고하면, 나노와이어들(26')이 형성되도록, 아래 놓인 질화물 층(26)을 에칭하기 위한 에칭 마스크로서 나노와이어들(28")이 사용된다. 다음으로, 각각 도 20a 및 20b에 도시된 바와 같이, 큰 포토레지스트(64)가 하드 마스크(24) 위에 형성된다. 큰 포토레지스트(64)는 나노와이어들(28")보다 더 큰 패턴들을 형성하기 위하여 사용되는데, 이는 나노와이어들(26' 및 28")이 균일한 사이즈를 가질 수 있기 때문이다.
후속 단계에서, 나노와이어들(28"), 나노와이어들(26') 및 포토레지스트(64)의 패턴들은 에칭에 의해 하드 마스크(24) 내로 전사된다. 결과적인 구조물은 각각 투시도 및 상면도를 예시하는 도 21a 및 21b에 도시된다. 따라서 나노와이어들(24')은 하드 마스크(24)의 잔여 부분들을 포함하도록 형성된다.
다음으로, 각각 투시도 및 상면도를 예시하는 도 22a 및 22b에 도시된 바와 같이, 패드 유전체 층(22) 및 기판(20)은 도 21a 및 21b에서와 같이 나노와이어들(24', 26' 및 28")과 같은 아래 놓인 패터닝된 피쳐들을 사용하여 에칭된다. 결과적으로, 나노 패턴들(22')이 형성된다. 뿐만 아니라, 나노와이어들(24') 및 나노와이어들(26')에 의하여 보호되는 기판(20)의 부분들은 반도체 나노와이어들(20')을 형성한다. 반도체 나노와이어들(20')은 기판(20)의 주요 상부면 및 하부면에 직각인 길이 방향들을 가진 수직 나노와이어들을 형성한다. 반도체 나노와이어들(20')의 높이(H1)는 반도체 나노와이어들(20')의 의도되는 사용에 의해 결정된다. 반도체 나노와이어들(20')이 형성되는 때에, 에칭된 반도체 기판(20)의 일부인 반도체 포스트(67)가 또한 큰 포토레지스트 패턴(64)의 형성으로 인해 형성된다.
후속 단계들에서, 나노와이어들(26') 및 나노와이어들(24')의 잔여 부분들은 에칭 단계들에서 제거된다. 반도체 나노와이어들(20')은 그 후 트랜지스터들과 같은 집적 회로 디바이스들을 형성하는데 사용될 수 있다. 예를 들어, 도 23는 나노와이어들(20')에 기반하여 형성된 트랜지스터(68)의 단면도를 예시한다. 몇몇 예시적인 실시예들에 따라, 트랜지스터(68)는 복수의 나노와이어들(20')을 포함하며, 복수의 나노와이어들(20') 각각은 소스/드레인 영역들(70 및 72) 및 소스/드레인 영역들(70 및 72) 사이의 채널 영역(74)을 포함한다. 복수의 소스/드레인 영역들(70)은 나노와이어들(20')의 상부 부분들을 포함하며, 소스/드레인 콘택 플러그(78)에 추가로 연결되는 도전성 층(76)을 통해 전기적으로 상호연결된다. 나노와이어들(20')의 하부 부분들을 포함하는 복수의 소스/드레인 영역들(72)은 소스/드레인 콘택 플러그(82)에 추가로 연결되는 도전성 층(80)을 통해 상호연결된다. 복수의 게이트 유전체들(84)은 나노와이어들(20')의 중간 부분들인 채널 영역들(74)을 둘러싸도록 형성된다. 도전성 층들(86)은 복수의 게이트 유전체들(84)을 둘러싸도록 형성된다. 도전성 층들(86)은 트랜지스터(68)의 게이트 전극들로서 역할한다. 도전성 층들(86)은 게이트 콘택 플러그(88)에 추가로 연결되는 도전성 층(87)에 연결된다. 따라서, 트랜지스터(68)은 나노와이어들(20')의 나노와이어에 기반하여 각각 형성되는 복수의 서브-트랜지스터들을 포함하며, 복수의 서브-트랜지스터들은 평행하게 연결된다.
도 24는 몇몇 실시예들에 따른 트랜지스터(68)의 상면도를 예시한다. 트랜지스터(68)는 트랜지스터(68)의 서브-트랜지스터들을 형성하는 복수의 반도체 나노와이어들(20')을 포함한다. 콘택 플러그들(78, 82 및 88)은 또한 일예로서 예시되며, 소스 또는 드레인 영역들(S/D 및 D/S 영역들로서 나타냄)에 연결된다. 도 24에서, C 방향(또한 도 9 참고)은 Y 방향에 평행하다. 반도체 나노와이어들(20')은 라인들(90 및 92)에 대해 정렬되고, 라인들(90)은 라인들(92)에 대해 직각이다. 반도체 와이어들을 형성하기 위한 자기-정렬 다중-패터닝 프로세스로 인하여, 반도체 나노와이어들(20')은 복수의 행들(90) 및 열들(92)에 대해 정렬된다. 행들의 피치들은 피치들(P1 및 P2)로서 예시된다. 피치들(P1 및 P2) 중 하나는 폭(W1) 및 거리(D1)(도 1) 중 하나에 의해 결정되고, 피치들(P1 및 P2) 중 다른 하나는 폭(W1) 및 거리(D1) 중 다른 하나에 의해 결정된다. 따라서, 도 24에 도시된 바와 같이, 피치들(P1 및 P2)은 교번 레이아웃으로 배열된다.
유사하게, 반도체 나노와이어들(20')의 열들의 피치들은 피치들(P3 및 P4)로서 예시된다. 피치들(P3 및 P4) 중 하나는 폭(W2) 및 거리(D2)(도 8) 중 하나에 의하여 결정되고, 피치들(P3 및 P4) 중 다른 하나는 폭(W2) 및 거리(D2) 중 다른 하나에 의하여 결정된다. 따라서, 피치들(P3 및 P4)은 교번 레이아웃으로 배열된다.
도 25는 대안적인 실시예들에 따른 트랜지스터(68)의 상면도를 예시한다. 이들 실시예들은 도 24의 실시예들과 유사하며, 여기서 반도체 나노와이어들(20')은 라인들(90 및 92)에 대해 정렬된다. 라인들(90)에 대해 정렬된 반도체 나노와이어들(20')은 행들을 형성하고, 라인들(92)에 대해 정렬된 반도체 나노와이어들(20')은 열들을 형성한다. 그러나 라인들(행(90) 및 열(92))은 서로 직각도 아니고 서로 평행하지도 않다. 라인들(90)은 X 방향으로 있으며, 라인들(92)은 C 방향으로 있다. X 방향과 C 방향은 각도 θ를 형성하며, 이 각도는 0도 내지 90도 사이이고, 0도 및 90도는 포함하지 않는다. 다시, 피치들(P1 및 P2)이 교번식으로(alternatingly) 할당되고, 피치들(P3 및 P4)이 교번식으로 할당된다.
본 개시물의 실시예들은 몇몇 바람직한 피쳐들을 갖는다. 나노와이어들의 패턴들을 형성하기 위하여 2개 방향들로 자기-정렬 다중-패터닝 프로세스를 사용함으로써, 반도체 나노와이어들의 사이즈들은 리소그래피 프로세스의 한계치보다 더 작도록 감소될 수 있다. 패턴들 간의 오버레이 오정렬의 위험은 낮다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 수 개의 실시예들의 피쳐들을 약술한다. 본 기술분야의 당업자들은 그들이 본 명세서에 도입된 실시예들의 동일한 장점들을 달성하고 및/또는 동일한 목적들을 실행하기 위한 다른 프로세스들 및 구조들을 설계 또는 변형하기 위한 기반으로서 본 개시내용을 용이하게 이용할 수 있음을 인식해야 한다. 본 기술분야의 당업자들은 그러한 등가적인 구조들이 본 개시물의 진의 및 범위를 벗어나지 않으며, 그들이 본 개시물의 진의 및 범위를 벗어나지 않고 본 발명에 대한 다양한 변화들, 대체들 및 변경들을 행할 수 있음을 또한 인식해야 한다.

Claims (10)

  1. 방법에 있어서,
    주표면을 포함하는 반도체 기판 위에, 패턴-레저베이션 층(pattern-reservation layer)을 형성하는 단계;
    패턴-레저베이션 층을 패터닝하기 위하여 제1 자기-정렬 다중-패터닝 프로세스를 수행하는 단계 ― 상기 패턴-레저베이션 층의 잔여 부분들은 상기 반도체 기판의 주표면에 평행한 제1 방향으로 연장되는 패턴-레저베이션 스트립들을 포함함 ― ;
    상기 반도체 기판의 주표면에 평행한 제2 방향으로 상기 패턴-레저베이션 층을 패터닝하기 위하여 제2 자기-정렬 다중-패터닝 프로세스를 수행하는 단계 ― 상기 패턴-레저베이션 층의 잔여 부분들은 패터닝된 피쳐들을 포함함 ― ; 및
    상기 반도체 기판을 에칭함으로써, 반도체 나노와이어들을 형성하기 위한 에칭 마스크로서 상기 패터닝된 피쳐들을 사용하는 단계
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제1 자기-정렬 다중-패터닝 프로세스 및 상기 제2 자기-정렬 다중-패터닝 프로세스 각각은,
    맨드릴 층을 형성하는 단계;
    맨드릴 스트립들을 형성하기 위하여 상기 맨드릴 층을 에칭하는 단계 ― 상기 제1 자기-정렬 다중-패터닝 프로세스의 상기 맨드릴 스트립들은 상기 제1 방향으로 길이 방향들을 가짐 ― ;
    상기 맨드릴 층 위에 스페이서 층을 형성하는 단계;
    상기 스페이서 층의 수평 부분들을 제거하는 단계 ― 상기 맨드릴 층의 수직 부분들은 스페이서들을 형성함 ― ;
    상기 맨드릴 스트립들을 제거하는 단계; 및
    에칭 마스크로서 상기 맨드릴 스트립들을 사용하여 상기 패턴-레저베이션 층을 에칭하는 단계
    를 포함하는 것인, 방법.
  3. 제2항에 있어서,
    상기 패턴-레저베이션 층 위에 산화물 층을 형성하는 단계를 더 포함하며,
    상기 제1 자기-정렬 다중-패터닝 프로세스 동안에, 상기 산화물 층이 패터닝되는 것인, 방법.
  4. 제1항에 있어서,
    상기 제1 자기-정렬 다중-패터닝 프로세스 및 상기 제2 자기-정렬 다중-패터닝 프로세스 이후에, 상기 반도체 기판 위에 포토레지스트를 형성하는 단계를 더 포함하며,
    상기 반도체 기판의 에칭 시, 상기 포토레지스트의 패턴이 상기 반도체 기판 내로 전사되는 것인, 방법.
  5. 방법에 있어서,
    반도체 기판 위에 패턴-레저베이션 층을 형성하는 단계;
    패턴-레저베이션 스트립들을 형성하기 위하여 제1 자기-정렬 다중-패터닝 프로세스를 사용하여 상기 패턴-레저베이션 층을 에칭하는 단계;
    상기 패턴-레저베이션 스트립들 사이에 스페이서들을 충진하기 위하여 충진 물질을 형성하는 단계;
    제2 자기-정렬 다중-패터닝 프로세스를 사용하여 상기 패턴-레저베이션 스트립들을 에칭하는 단계 ― 상기 패턴-레저베이션 스트립들의 잔여 부분들은 패터닝된 피쳐들을 형성하며, 상기 제1 자기-정렬 다중-패터닝 프로세스 및 상기 제2 자기-정렬 다중-패터닝 프로세스 각각은,
    맨드릴 스트립들을 형성하는 단계;
    상기 맨드릴 스트립들의 측벽들 상에 스페이서들을 형성하는 단계; 및
    상기 맨드릴 스트립들을 제거하는 단계
    를 포함하며, 상기 제1 자기-정렬 다중-패터닝 프로세스의 상기 맨드릴 스트립들은 상기 제2 자기-정렬 다중-패터닝 프로세스의 상기 맨드릴 스트립들의 제2 길이 방향과 상이한 제1 길이 방향을 갖고, 상기 맨드릴 스트립들은 상기 제1 자기-정렬 다중-패터닝 프로세스 및 상기 제2 자기-정렬 다중-패터닝 프로세스에서 상기 패턴-레저베이션 층을 에칭하기 위한 에칭 마스크로서 사용됨 ― ; 및
    상기 반도체 기판을 에칭함으로써, 반도체 나노와이어들을 형성하기 위한 에칭 마스크로서 상기 패터닝된 피쳐들을 사용하는 단계
    를 포함하는, 방법.
  6. 제5항에 있어서,
    상기 맨드릴 스트립들을 형성하는 단계는,
    비정질 실리콘 층을 형성하는 단계; 및
    상기 비정질 실리콘 층을 패터닝하는 단계
    를 포함하는 것인, 방법.
  7. 제5항에 있어서,
    상기 반도체 기판 위에 패드 유전체 층을 형성하는 단계;
    상기 패드 유전체 층 위에 하드 마스크를 형성하는 단계 ― 상기 하드 마스크는 상기 패턴-레저베이션 층 아래에 있음 ― ; 및
    상기 에칭 마스크로서 상기 패터닝된 피쳐들을 사용하여, 상기 하드 마스크 및 상기 패드 유전체 층을 패터닝하는 단계
    를 더 포함하는, 방법.
  8. 집적 회로 구조물에 있어서,
    반도체 기판; 및
    상기 반도체 기판 위의 복수의 반도체 나노와이어들
    을 포함하며,
    상기 복수의 반도체 나노와이어들은 복수의 행들 및 복수의 열들로서 배치되고,
    상기 복수의 행들은 제1 피치 및 상기 제1 피치와 상이한 제2 피치를 갖고, 상기 제1 피치 및 상기 제2 피치는 교번 패턴(alternating pattern)으로 할당되며,
    상기 복수의 열들은 제3 피치 및 제4 피치를 갖고, 상기 제3 피치 및 상기 제4 피치는 교번 패턴으로 할당되는 것인, 집적 회로 구조물.
  9. 제8항에 있어서,
    트랜지스터를 포함하며, 상기 반도체 나노와이어들 중 하나의 반도체 나노와이어의 중간 부분은 상기 트랜지스터의 채널 영역을 형성하고, 상기 반도체 나노와이어들 중 상기 하나의 반도체 나노와이어의 상부 부분 및 하부 부분은 상기 트랜지스터의 소스 및 드레인 영역들을 형성하는 것인, 집적 회로 구조물.
  10. 제9항에 있어서,
    상기 트랜지스터와 동일한 복수의 트랜지스터들을 더 포함하며, 상기 복수의 트랜지스터들의 소스 영역들이 상호연결되고, 상기 복수의 트랜지스터들의 드레인 영역들이 상호연결되고, 상기 복수의 트랜지스터들의 게이트 전극들이 상호연결되는 것인, 집적 회로 구조물.
KR1020150074710A 2014-05-28 2015-05-28 이중 패터닝을 사용한 자기-정렬 나노와이어 형성 KR101730709B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/289,167 US9633907B2 (en) 2014-05-28 2014-05-28 Self-aligned nanowire formation using double patterning
US14/289,167 2014-05-28

Publications (2)

Publication Number Publication Date
KR20150137025A true KR20150137025A (ko) 2015-12-08
KR101730709B1 KR101730709B1 (ko) 2017-04-26

Family

ID=54481570

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150074710A KR101730709B1 (ko) 2014-05-28 2015-05-28 이중 패터닝을 사용한 자기-정렬 나노와이어 형성

Country Status (5)

Country Link
US (4) US9633907B2 (ko)
KR (1) KR101730709B1 (ko)
CN (1) CN105140100B (ko)
DE (1) DE102015106581A1 (ko)
TW (1) TWI607957B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180105558A (ko) * 2017-03-15 2018-09-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 제조 방법

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105990414A (zh) * 2015-02-06 2016-10-05 联华电子股份有限公司 半导体结构及其制作方法
CN113611610A (zh) * 2015-09-10 2021-11-05 英特尔公司 具有腔间隔器的半导体纳米线装置和制造半导体纳米线装置的腔间隔器的方法
US9805935B2 (en) * 2015-12-31 2017-10-31 International Business Machines Corporation Bottom source/drain silicidation for vertical field-effect transistor (FET)
WO2017145906A1 (ja) * 2016-02-25 2017-08-31 株式会社ソシオネクスト 半導体集積回路装置
CN107424930B (zh) 2016-05-23 2021-11-02 联华电子股份有限公司 半导体结构的制作方法
US10453686B2 (en) * 2016-08-31 2019-10-22 Tokyo Electron Limited In-situ spacer reshaping for self-aligned multi-patterning methods and systems
DE102017127686A1 (de) * 2017-03-15 2018-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und Verfahren zu deren Herstellung
US10475902B2 (en) 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
US10347506B2 (en) * 2017-07-31 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple patterning method using mask portions to etch semiconductor substrate
DE112017007991T5 (de) 2017-08-21 2020-06-04 Intel Corporation Selbstausgerichteter nanodraht
CN109494249B (zh) 2017-09-11 2022-05-24 联华电子股份有限公司 半导体元件及其制造方法
CN110021518B (zh) * 2018-01-09 2020-12-22 联华电子股份有限公司 自对准双重图案方法
CN110707004B (zh) * 2018-10-11 2022-02-18 联华电子股份有限公司 半导体装置及其形成方法
JP2022510370A (ja) * 2018-12-04 2022-01-26 サンライズ メモリー コーポレイション 多層水平ｎｏｒ型薄膜メモリストリングの形成方法
CN112768352B (zh) * 2019-11-01 2023-12-19 华邦电子股份有限公司 图案化的方法
US11120992B2 (en) * 2019-11-11 2021-09-14 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Method of fabricating semiconductor device
US11195995B2 (en) 2020-01-06 2021-12-07 International Business Machines Corporation Back-end-of-line compatible processing for forming an array of pillars
CN111252730A (zh) * 2020-01-22 2020-06-09 成都工业学院 一种非对称半导体结构的制备方法
CN113173555B (zh) * 2021-03-12 2022-10-04 中国科学院微电子研究所 一种纳米线mim阵列器件及制备方法
CN113173553A (zh) * 2021-03-12 2021-07-27 中国科学院微电子研究所 一种纳米网的制备方法
CN113173557A (zh) * 2021-03-12 2021-07-27 中国科学院微电子研究所 一种垂直纳米线阵列的制备方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6943405B2 (en) * 2003-07-01 2005-09-13 International Business Machines Corporation Integrated circuit having pairs of parallel complementary FinFETs
TWI283066B (en) * 2004-09-07 2007-06-21 Samsung Electronics Co Ltd Field effect transistor (FET) having wire channels and method of fabricating the same
KR100833201B1 (ko) * 2007-06-15 2008-05-28 삼성전자주식회사 콘택 플러그 및 배선 라인 일체형 구조의 미세 패턴을가지는 반도체 소자 및 그 제조 방법
US20070077349A1 (en) * 2005-09-30 2007-04-05 Eastman Kodak Company Patterning OLED device electrodes and optical material
US20070077379A1 (en) * 2005-09-30 2007-04-05 Magna International Inc. Water-assist injection molded structural members
KR101348280B1 (ko) 2007-07-06 2014-01-10 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
WO2008034823A1 (en) * 2006-09-18 2008-03-27 Qunano Ab Method of producing precision vertical and horizontal layers in a vertical semiconductor structure
TWI398964B (zh) * 2009-04-03 2013-06-11 Univ Nat Taiwan 有機無機發光元件及其製作方法
US8872154B2 (en) * 2009-04-06 2014-10-28 Purdue Research Foundation Field effect transistor fabrication from carbon nanotubes
US8324602B2 (en) * 2009-04-14 2012-12-04 Intersil Americas Inc. Optical sensors that reduce specular reflections
KR101047778B1 (ko) * 2010-04-01 2011-07-07 엘지이노텍 주식회사 발광 소자 패키지 및 이를 구비한 라이트 유닛
US8674342B2 (en) * 2012-02-27 2014-03-18 International Business Machines Corporation Pad-less gate-all around semiconductor nanowire FETs on bulk semiconductor wafers
US8889562B2 (en) * 2012-07-23 2014-11-18 International Business Machines Corporation Double patterning method
US9368619B2 (en) * 2013-02-08 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for inducing strain in vertical semiconductor columns
US9978863B2 (en) * 2013-08-16 2018-05-22 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with one or more semiconductor columns

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180105558A (ko) * 2017-03-15 2018-09-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 그 제조 방법
US10804142B2 (en) 2017-03-15 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11355388B2 (en) 2017-03-15 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
DE102015106581A1 (de) 2015-12-03
US20170229349A1 (en) 2017-08-10
TWI607957B (zh) 2017-12-11
US10879129B2 (en) 2020-12-29
US20190122936A1 (en) 2019-04-25
TW201544442A (zh) 2015-12-01
US20200083110A1 (en) 2020-03-12
CN105140100B (zh) 2018-07-20
US10163723B2 (en) 2018-12-25
US10504792B2 (en) 2019-12-10
CN105140100A (zh) 2015-12-09
KR101730709B1 (ko) 2017-04-26
US9633907B2 (en) 2017-04-25
US20150348848A1 (en) 2015-12-03

Similar Documents

Publication Publication Date Title
KR101730709B1 (ko) 이중 패터닝을 사용한 자기-정렬 나노와이어 형성
KR102628726B1 (ko) 반도체 디바이스의 패터닝 방법 및 그 결과의 구조물
US10049919B2 (en) Semiconductor device including a target integrated circuit pattern
US10083872B2 (en) Methods for forming Fin field-effect transistors
US10553433B2 (en) Method for preparing a semiconductor structure
US10923402B2 (en) Semiconductor device and method of manufacturing the same
US8629048B1 (en) Methods of forming a pattern on a substrate
KR20150059634A (ko) 피치 및 라인 간격이 감소된 집적 회로 및 그 형성 방법
TWI640042B (zh) 半導體裝置之圖案化結構的製作方法
US20160042950A1 (en) Multi materials and selective removal enabled reserve tone process
TWI641134B (zh) 半導體裝置以及半導體裝置之導電結構的製作方法
TW200952041A (en) Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US7666800B2 (en) Feature patterning methods
US10079172B2 (en) Wiring structure and method of forming a wiring structure
US11637194B2 (en) FinFET transistor cut etching process method
US11676816B2 (en) Method of forming semiconductor device
TWI738085B (zh) 積體電路結構及其形成方法
JP2013105988A (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant