DE102015106581A1 - Selbstausrichtende nanodrahtbildung unter verwendung von doppelstrukturierung - Google Patents
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- 238000000034 method Methods 0.000 claims abstract description 64
- 239000004065 semiconductor Substances 0.000 claims abstract description 64
- 239000002070 nanowire Substances 0.000 claims abstract description 63
- 230000008569 process Effects 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 238000000059 patterning Methods 0.000 claims abstract description 36
- 238000005530 etching Methods 0.000 claims abstract description 24
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 34
- 229920002120 photoresistant polymer Polymers 0.000 claims description 34
- 125000006850 spacer group Chemical group 0.000 claims description 30
- 239000000945 filler Substances 0.000 claims description 7
- 239000000463 material Substances 0.000 description 20
- 239000011295 pitch Substances 0.000 description 19
- 238000001459 lithography Methods 0.000 description 8
- 150000004767 nitrides Chemical class 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000002086 nanomaterial Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
Ein Verfahren umfasst das Bilden einer Strukturreservierungsschicht über einem Halbleitersubstrat. Das Halbleitersubstrat weist eine Hauptfläche auf. Ein erster selbstausrichtender Mehrstrukturierungsprozess wird ausgeführt, um eine Strukturreservierungsschicht zu strukturieren. Die verbleibenden Abschnitte der Strukturreservierungsschicht umfassen Strukturreservierungsstreifen, die sich in einer ersten Richtung erstrecken, die zur Hauptfläche des Halbleitersubstrats parallel ist. Ein zweiter selbstausrichtender Mehrstrukturierungsprozess wird ausgeführt, um die Strukturreservierungsschicht in einer zweiten zur Hauptfläche des Halbleitersubstrats parallelen Richtung zu strukturieren. Die verbleibenden Abschnitte der Strukturreservierungsschicht umfassen strukturierte Merkmale. Die strukturierten Merkmale werden als eine Ätzmaske verwendet, um Halbleiternanodrähte durch Ätzen des Halbleitersubstrats zu bilden.
Description
- ALLGEMEINER STAND DER TECHNIK
- Doppelstrukturierung ist eine für die Lithografie entwickelte Technologie, um die Merkmaldichte in integrierten Schaltungen zu verbessern. Gewöhnlich wird die Lithografietechnologie verwendet, um Merkmale von integrierten Schaltungen auf Wafern zu bilden. Die Lithografietechnologie bezieht das Anwenden eines Fotolacks und das Definieren von Strukturen im Fotolack ein. Die Strukturen im Fotolack werden erst in einer Lithografiemaske definiert und entweder durch die transparenten Abschnitte oder durch die undurchsichtigen Abschnitte der Lithografiemaske implementiert. Die Strukturen in der Lithografiemaske werden auf den Fotolack durch eine Exposition unter Verwendung der Lithografiemaske übertragen gefolgt von der Entwicklung des Fotolacks. Die Strukturen im strukturierten Fotolack werden dann auf die Herstellmerkmale übertragen, die auf einem Wafer gebildet werden.
- Mit der zunehmenden Verkleinerung von integrierten Schaltungen stellt der optische Näherungseffekt ein in zunehmendem Maße größeres Problem dar. Wenn zwei getrennte Merkmale zu nahe beieinander sind, kann der optische Näherungseffekt bewirken, dass sich die Merkmale miteinander kurzschließen. Um diese Art von Problem zu beheben, wurde die Doppelstrukturierungstechnologie eingeführt. Die nahe beieinander befindlichen Merkmale werden in zwei Masken eines gleichen Doppelstrukturierungsmaskensatzes getrennt, wobei beide Masken verwendet werden, um Merkmale zu bilden, die unter Verwendung einer einzelnen Maske gebildet worden wären. In jeder der Masken werden die Abstände zwischen den Merkmalen über die Abstände zwischen den Merkmalen in der sonst einzelnen Maske vergrößert und daher der optische Näherungseffekt reduziert oder im Wesentlichen eliminiert.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Aspekte der vorliegenden Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder reduziert sein.
- Die
1 bis22B veranschaulichen die perspektivischen Ansichten und Draufsichten von Zwischenstadien in der Bildung von Halbleiternanodrähten gemäß einigen Ausführungsformen; -
23 veranschaulicht die Schnittdarstellung eines Transistors gemäß einigen Ausführungsformen, wobei der Transistor Halbleiternanodrähte umfasst; -
24 veranschaulicht Nanodrähte, die als mehrere Reihen und Spalten gemäß einigen Ausführungsformen angeordnet sind, wobei die Spalten senkrecht zu den Reihen sind; und -
25 veranschaulicht Nanodrähte, die als mehrere Reihen und Spalten gemäß einigen Ausführungsformen angeordnet sind, wobei die Reihen weder senkrecht noch parallel zu den Spalten sind. - AUSFÜHRLICHE BESCHREIBUNG
- Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele bereit, um unterschiedliche Merkmale der Erfindung zu implementieren. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht begrenzen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
- Weiter können räumlich relative Begriffe, wie „darunterliegend”, „darunter”, „unter”, „untere”, „darüberliegend”, „über”, „obere” und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sind dazu beabsichtigt, zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen des Bauelements bei der Verwendung oder beim Betrieb des Bauelements zu umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
- Ein Transistor, der Nanodrähte umfasst, und das Verfahren zum Bilden dessen wird gemäß verschiedenen Ausführungsbeispielen bereitgestellt. Die Zwischenstadien des Bildens des Transistors werden veranschaulicht. Die Unterschiede der Ausführungsformen werden beschrieben. Überall in den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugsnummern verwendet, um gleiche Elemente zu bezeichnen.
- Die
1 bis22B veranschaulichen die perspektivischen Ansichten und Draufsichten von Zwischenstadien des Bildens von Halbleiternanodrähten gemäß einigen Ausführungsformen.1 veranschaulicht Wafer100 , der Substrat20 und darüberliegende Schichten umfasst. Das Substrat20 kann aus einem Halbleitermaterial wie Silizium, Silizium-Germanium, einem III–V-Verbindungshalbleiter oder dergleichen gebildet sein. Bei einigen Ausführungsformen ist das Substrat20 ein kristallines Halbleitersubstrat wie ein kristallines Siliziumsubstrat. Die Pad-Dielektrikumschicht22 und die Hartmaske24 sind über dem Substrat20 gebildet. Gemäß Ausführungsformen ist die Pad-Dielektrikumschicht22 aus einem Nitrid wie Siliziumnitrid gebildet und die Hartmaske24 aus einem Oxid wie Siliziumoxid gebildet. Bei alternativen Ausführungsformen ist die Pad-Dielektrikumschicht22 aus einem Oxid wie Siliziumoxid gebildet und die Hartmaske24 aus einem Nitrid wie Siliziumnitrid gebildet. Bei noch weiteren Ausführungsformen ist die Pad-Dielektrikumschicht22 und die Hartmaske24 aus unterschiedlichen Materialien gebildet, die ausgewählt sind aus den Materialien, die ohne Einschränkung Siliziumkarbid, Siliziumoxinitrid, Siliziumoxid und Siliziumnitrid umfassen, vorausgesetzt, dass die Pad-Dielektrikumschicht22 und die Hartmaske24 aus unterschiedlichen Materialien gebildet sind, die eine hohe Ätzselektivität aufweisen. - Mehrere Schichten sind über der Hartmaske
24 gebildet. Bei einigen Ausführungsbeispielen umfassen die mehreren Schichten die Nitridschicht26 über der Hartmaske24 , die amorphe Siliziumschicht28 über der Nitridschicht26 , die Oxidschicht30 über der amorphen Siliziumschicht28 und die amorphe Siliziumschicht32 über der Oxidschicht30 . Überall in der Beschreibung wird die amorphe Siliziumschicht32 auch als Strukturreservierungsschicht bezeichnet, da sie verwendet wird, um vorübergehend eine Struktur von Nanodrähten zu bewahren. Die Nitridschicht26 kann gemäß einigen Ausführungsformen Siliziumnitrid umfassen, während andere Dielektrikumschichten, die sich von dem darüberliegenden Material (wie amorphes Silizium) und dem darunterliegenden Material (wie Oxid) unterscheiden, auch verwendet werden können. Es ist offensichtlich, dass die Schichten, die in den1 veranschaulicht sind, beispielhaft sind. Bei alternativen Ausführungsformen können unterschiedliche Schichten über dem Substrat20 gebildet sein und die Schichtzahl kann sich auch von dem unterscheiden, was in1 gezeigt ist. - Gemäß einigen Ausführungsformen ist der Fotolack
34 über der amorphen Siliziumschicht32 gebildet und dann strukturiert. Bei alternativen Ausführungsformen ist eine Doppelschicht oder eine Dreifachschicht gebildet, anstatt einen einzelnen Fotolack34 zu bilden. Beispielsweise kann der Fotolack34 durch eine Dreifachschicht (nicht dargestellt) ersetzt werden, die eine Unterschicht, eine Mittelschicht über der Unterschicht und eine Oberschicht über der Mittelschicht umfasst. Bei einigen Ausführungsformen können die Unterschicht und die Oberschicht aus Fotolacken gebildet sein, die organische Stoffe sind. Die Mittelschicht kann eine Mischung aus Silizium und einem anorganischen Material umfassen. Die Mittelschicht weist relativ zu der Oberschicht und der Unterschicht eine hohe Ätzselektivität auf und daher kann die Oberschicht als die Ätzmaske für das Strukturieren der Mittelschicht verwendet werden und die Mittelschicht kann als die Ätzmaske für das Strukturieren der Unterschicht verwendet werden. - Nach dem Strukturieren umfasst der Fotolack
34 mehrere Fotolackstreifen (auf die auch unter Verwendung des Bezugszeichens34 verwiesen wird), die Längsrichtungen in der X-Richtung aufweisen, welche eine horizontale Richtung ist, die auch zu der Hauptfläche20A von Substrat20 parallel ist.1 veranschaulicht auch die Y-Richtung, die sich in der gleichen Horizontalebene wie die X-Richtung befindet, wobei die X-Richtung und die Y-Richtung zueinander senkrecht sind. Die mehreren Fotolackstreifen34 sind zueinander parallel und können gleiche Breiten W1 und gleiche Abstände D1 aufweisen. Bei einigen Ausführungsformen liegen die Breite W1 und der Abstand D1 in der Nähe von oder sind gleich der Mindestbreite und dem -abstand, die durch die Technologie zum Entwickeln von Fotolack34 erlaubt sind. Die Breite W und der Abstand D1 können einander gleich sein, oder sich voneinander unterscheiden. - Ein Strukturierungsprozess wird unter Verwendung von Fotolackstreifen
34 als eine Ätzmaske ausgeführt. Als Resultat wird die amorphe Siliziumschicht32 strukturiert, was in amorphen Siliziumstreifen32' wie gezeigt in2 resultiert. Die Siliziumstreifen32' weisen Längsrichtungen auf, die sich in der X-Richtung erstrecken. Amorphe Siliziumstreifen32' agieren als Dorne in den nachfolgenden Prozessen. Die Fotolackstreifen34 werden entweder während des Strukturierens der amorphen Siliziumschicht32 verbraucht oder nach dem Strukturieren der amorphen Siliziumschicht32 entfernt. - Dann wird wie gezeigt in
3 die Abstandsschicht48 unter Verwendung eines konformen Abscheidungsverfahrens abgeschieden. Bei einigen Ausführungsformen wird die Abstandsschicht48 unter Verwendung von Atomlagenabscheidung (ALD) abgeschieden, was die Abstandsschicht48 als einen hochwertigen Film bildet, der eine niedrige Ätzrate aufweist. Die ALD kann unter Verwendung von Dichlorsilan (DCS) und Ammoniak als Vorläufer erfolgen und die resultierende Abstandsschicht48 umfasst Siliziumnitrid oder siliziumreiches Nitrid. Bei alternativen Ausführungsformen können andere konforme Abscheidungsverfahren wie chemische Niederdruckgasphasenabscheidung (LPCVD) ausgeführt werden. Die Dicke Ti der Abstandsschicht48 ist in einigen Ausführungsbeispielen kleiner als eine Hälfte von Abstand D1 und kann in der Nähe von ungefähr einem Drittel davon sein. - Unter Bezugnahme auf
4 sind die horizontalen Abschnitte der Abstandsschicht48 wie in3 beispielsweise durch einen anisotropischen Ätzschritt entfernt. Die vertikalen Abschnitte der Abstandsschicht48 sind belassen und werden im Folgenden als die Abstandselemente48' bezeichnet. Die Abstandselemente48' weisen auch Längsrichtungen in der X-Richtung auf. Dann werden amorphe Siliziumstreifen32' (3 ) in einem Ätzschritt entfernt und die Abstandselemente48' verbleiben. - Dann wird unter Bezugnahme auf
5 die Oxidschicht30 (4 ) unter Verwendung der Abstandselemente48' als eine Ätzmaske geätzt, was in den Oxidstreifen30' resultiert. Während des Ätzprozesses werden die Abstandselemente48' teilweise oder vollständig verbraucht. Dann werden die Oxidstreifen30' (und die Abstandselemente48' , wenn sie noch nicht vollständig verbraucht sind) als eine Ätzmaske verwendet, um die darunterliegende amorphe Siliziumschicht28 zu ätzen, und die resultierende Struktur ist in6 gezeigt. Die verbleibenden Abschnitte der amorphen Siliziumschicht28 umfassen mehrere amorphe Siliziumstreifen28' , die Längsrichtungen in der X-Richtung aufweisen. Bei einigen Ausführungsformen, verbleiben nach der Bildung der Siliziumstreifen28' an den Oxidstreifen30' Abschnitte über den amorphen Siliziumstreifen28' , um sicherzustellen, dass die Dicke der amorphen Siliziumstreifen28' während ihres Strukturierens nicht reduziert wird. Bei alternativen Ausführungsformen werden die Oxidstreifen30' nach dem Bilden von amorphen Siliziumstreifen28' vollständig verbraucht. Bei diesen Ausführungsformen ist die Dicke der amorphen Siliziumstreifen28' jedoch im Wesentlichen nicht reduziert. Anderweitig können die Nanodrähte28' wie gezeigt in14A nicht genug Höhe für das Strukturieren des Substrates20 aufweisen. - Die Schritte, die in den
1 bis4 veranschaulicht sind, werden als erster selbstausrichtender Mehrstrukturierungsprozess bezeichnet, da die Strukturen der Abstandselemente48' zu den Strukturen der Fotolackstreifen34 (1 ) selbstausrichtend sind und die Anzahl an Abstandselementen48' verglichen mit der Anzahl an Fotolackstreifen34 verdoppelt ist. Der Mehrstrukturierungsprozess kann ein Doppel strukturierungsprozess sein (wie veranschaulicht in den Ausführungsbeispielen). Bei alternativen Ausführungsformen kann der Mehrstrukturierungsprozess ein Dreifachstrukturierungsprozess, ein Vierfachstrukturierungsprozess usw. sein. - Die
7 bis13 veranschaulichen einen zweiten selbstausrichtenden Mehrstrukturierungsprozess, um weiter amorphe Siliziumstreifen28' als Nanodrähte zu strukturieren. Unter Bezugnahme auf7 wird Füllmaterial50 gebildet, um die Räume zwischen amorphen Siliziumstreifen28' zu füllen. Die obere Fläche des Füllmaterials50 ist höher als die obere Fläche der amorphen Siliziumstreifen28' und kann höher als oder niveaugleich mit den oberen Flächen der Oxidstreifen30' sein. Bei einigen Ausführungsbeispielen umfasst das Füllmaterial50 ein fließfähiges Oxid, das unter Verwendung von fließfähiger chemischer Gasphasenabscheidung (FCVD) gebildet werden kann. Das Füllmaterial50 kann auch Siliziumoxid sein. Bei alternativen Ausführungsformen kann Rotationsbeschichtung verwendet werden, um das Füllmaterial50 zu bilden. Die obere Fläche des Füllmaterials50 wird beispielsweise, durch Übernehmen eines chemisch mechanischen Polierens (CMP) angeglichen. - Dann wird wie gezeigt in
8 die amorphe Siliziumschicht51 über dem Füllmaterial50 gebildet, gefolgt von der Bildung von Fotolackstreifen52 . Die Fotolackstreifen52 weisen eine Längsrichtung auf. Bei einigen Ausführungsformen ist die Längsrichtung der Fotolackstreifen52 in der Y-Richtung, die zur X-Richtung senkrecht ist. Die Y-Richtung ist eine horizontale Richtung, die zur Hauptfläche20A des Substrats20 parallel ist. Bei alternativen Ausführungsformen ist die Längsrichtung der Fotolackstreifen52 in Richtung C, die weder zur X-Richtung noch zur Y-Richtung parallel noch senkrecht ist. Die C-Richtung und die X-Richtung bilden den Winkel θ zwischen und ungleich 0 Grad und 90 Grad. - Die mehreren Fotolackstreifen
52 sind zueinander parallel und können gleiche Breiten W2 und gleiche Abstände D2 aufweisen. Bei einigen Ausführungsformen ist die Breite W2 und der Abstand D2 nahe oder gleich der Mindestbreite und dem -abstand, der von der Technologie zum Entwickeln von Fotolackstreifen52 erlaubt ist. Die Breite W2 und der Abstand D2 können einander gleich sein, oder sich voneinander unterscheiden. Des Weiteren können die Breiten W1 (1 ) und W2 (8 ) gleich (oder unterschiedlich) sein und die Abstände D1 (1 ) und D2 (8 ) können gleich (oder unterschiedlich) sein. - Dann wird die amorphe Siliziumschicht
51 unter Verwendung von Fotolackstreifen52 als eine Ätzmaske strukturiert. Amorphe Siliziumstreifen51' werden somit wie gezeigt in9 gebildet. Die Strukturierung stoppt an dem Füllmaterial50 und den Oxidstreifen30' . Die Fotolackstreifen52 werden mindestens teilweise während des Strukturierens verbraucht. Die nachfolgenden Schritte, die in den10 und11 gezeigt sind, sind ähnlich dem, was in den3 und4 entsprechend gezeigt ist. In10 ist die Abstandsschicht58 auf den oberen Flächen und den Seitenwänden der amorphen Siliziumstreifen51' gebildet. Die Abstandsschicht58 kann im Wesentlichen die Gleiche wie die Abstandsschicht48 sein, wie gezeigt in3 . - Dann werden die horizontalen Abschnitte der Abstandsschicht
58 entfernt, was die Abstandselemente58' wie gezeigt in11 hinterlässt. Die Abstandselemente58' weisen Längsrichtungen in der C-Richtung oder der Y-Richtung auf. Die amorphen Siliziumstreifen51' (10 ) werden auch entfernt und daher im Folgenden als Dornen bezeichnet. -
12 veranschaulicht das Strukturieren der Oxidstreifen30' und des Füllmaterials50 unter Verwendung der Abstandselemente58' als eine Ätzmaske. Das Strukturieren stoppt an der Schicht26 , die als eine Ätzstoppschicht verwendet wird. Die amorphen Siliziumstreifen28' weisen einige Abschnitte auf, die durch die verbleibenden Abschnitte der Oxidstreifen30' und des Füllmaterials50 abgedeckt sind, und einige andere Abschnitte, die durch die verbleibenden Abschnitte der Oxidstreifen30' und des Füllmaterials50 nicht abgedeckt sind. Die Abstandselemente58' werden mindestens teilweise und möglicherweise vollständig während des Strukturierens der Oxidstreifen30' und des Füllmaterials50 verbraucht. - Dann werden wie gezeigt in
13 die verbleibenden Abschnitte der Oxidstreifen30' und des Füllmaterials50 als eine Ätzmaske verwendet, um amorphe Siliziumstreifen28' zu ätzen. Als Resultat werden mehrere Streifen gebildet, die sich in der C-Richtung oder der Y-Richtung erstrecken, wobei jeder der Streifen die verbleibenden Abschnitte der Oxidstreifen30' , der amorphen Siliziumstreifen28' und des Füllmaterials50 umfasst. - Wie gezeigt in den
6 und13 wurde die amorphe Siliziumschicht28 (1 ) zweimal in zwei selbstausrichtenden Doppelstrukturierungsschritten strukturiert, einmal in der X-Richtung (6 ) und einmal in der C-Richtung oder der Y-Richtung (13 ). Dementsprechend bilden die verbleibenden Abschnitte der amorphen Siliziumstreifen28' mehrere Nanodrähte. Die verbleibenden Abschnitte der Oxidstreifen30' und des Füllmaterials50 werden dann entfernt. Die14A und14B veranschaulichen eine perspektivische Ansicht und eine Draufsicht, welche die resultierenden Nanodrähte28'' veranschaulicht, nachdem die verbleibenden Abschnitte der Oxidstreifen30' und des Füllmaterials50 entfernt wurden. - Die
15A bis16B veranschaulichen das Ausdünnen und Abrunden der Nanodrähte28'' gemäß einigen Ausführungsbeispielen. Unter Bezugnahme auf die15A (eine perspektivische Ansicht) und15B (eine Draufsicht) wird eine Oxidation ausgeführt, um die äußeren Abschnitte der Nanodrähte28'' zu oxidieren. Dementsprechend werden Oxidschichten60 gebildet, um die verbleibenden inneren Abschnitte der Nanodrähte28'' zu umgeben, und auf der oberen Fläche davon. Da die Oxidationsgeschwindigkeit an den Ecken höher ist als die Oxidationsgeschwindigkeit auf flachen Oberflächen der Nanodrähte28'' sind die resultierenden Nanodrähte28'' mehr gerundet. Die16A und16B veranschaulichen eine entsprechende perspektivische Ansicht und eine Draufsicht von den resultierenden Nanodrähten28'' nach dem Entfernen der Oxidschichten60 . Bei alternativen Ausführungsformen werden die Schritte in den15A bis16B übersprungen. - Die
17A bis18B veranschaulichen das Entfernen von einigen unerwünschten Nanodrähten28'' gemäß einigen Ausführungsformen. Beispielsweise wird in den17A und17B , die entsprechend eine perspektivische Ansicht und eine Draufsicht veranschaulichen, der Fotolack62 gebildet, um einige von den Nanodrähten28'' abzudecken, während einige andere Nanodrähte28'' nicht abgedeckt hinterlassen werden. Die nicht abgedeckten Nanodrähte28'' werden dann geätzt, gefolgt von dem Entfernen des Fotolacks62 . Die resultierende Struktur ist in den18A und18B gezeigt, die entsprechend eine perspektivische Ansicht und eine Draufsicht veranschaulichen. - Unter Bezugnahme auf die
19A und19B , die entsprechend eine perspektivische Ansicht und eine Draufsicht veranschaulichen, werden die Nanodrähte28'' als eine Ätzmaske verwendet, um die darunterliegende Nitridschicht26 zu ätzen, sodass die Nanodrähte26' gebildet werden. Dann wird wie jeweils in den20A und20B gezeigt ein großer Fotolack64 über der Hartmaske24 gebildet. Der große Fotolack64 wird verwendet, um Strukturen zu bilden, die größer sind als die Nanodrähte28'' , da die Nanodrähte26' und28'' eine gleichförmige Größe aufweisen können. - In einem nachfolgenden Schritt werden die Strukturen der Nanodrähte
28'' , Nanodrähte26' und des Fotolacks64 durch Ätzen in die Hartmaske24 übertragen. Die resultierende Struktur ist in den21A und21B gezeigt, die entsprechend eine perspektivische Ansicht und eine Draufsicht veranschaulichen. Die Nanodrähte24' werden daher gebildet, um die verbleibenden Abschnitte der Hartmaske24 einzuschließen. - Dann werden wie gezeigt in den
22A und22B , die entsprechend eine perspektivische Ansicht und eine Draufsicht veranschaulichen, die Pad-Dielektrikumschicht22 und das Substrat20 unter Verwendung der darüberliegenden strukturierten Merkmale wie die Nanodrähte24' ,26' und28'' wie in den21A und21B geätzt. Als Resultat werden die Nanostrukturen22' gebildet. Des Weiteren bilden Abschnitte des Substrats20 , die durch die Nanodrähte24' und Nanodrähte26' geschützt sind, die Halbleiternanodrähte20' . Die Halbleiternanodrähte20' bilden vertikale Nanodrähte mit Längsrichtungen, die zu der hauptsächlichen oberen Fläche und der Unterseite des Substrates20 senkrecht sind. Die Höhe H1 der Halbleiternanodrähte20' wird durch die beabsichtigte Verwendung der Halbleiternanodrähte20' bestimmt. Zu dem Zeitpunkt, zu dem die Halbleiternanodrähte20' gebildet werden, wird aufgrund des Bildens der großen Fotolackstruktur64 auch die Halbleitersäule67 gebildet, die ein Abschnitt des geätzten Halbleitersubstrats20 ist. - In nachfolgenden Schritten werden die verbleibenden Abschnitte der Nanodrähte
24' und der Nanodrähte26' in Ätzschritten entfernt. Die Halbleiternanodrähte20' können dann verwendet werden, um integrierte Schaltungen wie Transistoren zu bilden. Beispielsweise veranschaulicht23 eine Schnittdarstellung des Transistors68 , der basierend auf den Nanodrähten20' gebildet ist. Gemäß einigen Ausführungsbeispielen umfasst der Transistor68 mehrere Nanodrähte20' , von denen jeder die Source/Drain-Zonen70 und72 und die Kanalzone74 zwischen den Source/Drain-Zonen70 und72 umfasst. Die mehreren Source/Drain-Zonen70 umfassen die oberen Abschnitte der Nanodrähte20' und sind elektrisch durch die leitende Schicht76 verbunden, die weiter mit dem Source/Drain-Kontaktstecker78 verbunden ist. Die mehreren Source/Drain-Zonen72 , welche die unteren Abschnitte der Nanodrähte20' umfassen, sind durch die leitende Schicht80 verbunden, die weiter mit dem Source/Drain-Kontaktstecker82 verbunden ist. Mehrere Gatedielektrika84 werden gebildet, sodass sie die Kanalzonen74 umgeben, welche die Mittelabschnitte der Nanodrähte20' sind. Die leitenden Schichten86 werden gebildet, um die mehreren Gatedielektrika84 zu umgeben. Die leitenden Schichten86 agieren als die Gateelektroden des Transistors68 . Die leitenden Schichten86 sind mit der leitenden Schicht87 verbunden, die weiter mit dem Gatekontaktstecker88 verbunden ist. Dementsprechend umfasst der Transistor68 mehrere Subtransistoren, von denen jeder basierend auf einem der Nanodrähte20' gebildet ist, wobei die mehreren Subtransistoren parallelgeschaltet sind. -
24 veranschaulicht eine Draufsicht des Transistors68 gemäß einigen Ausführungsformen. Der Transistor68 umfasst mehrere Halbleiternanodrähte20' , welche die Subtransistoren des Transistors68 bilden. Die Kontaktstecker78 ,82 und88 sind ebenfalls als ein Beispiel veranschaulicht und sind mit den Source- oder Drain-Zonen (bezeichnet als die Zonen S/D und D/S) verbunden. In24 ist die C-Richtung (siehe auch9 ) zur Y-Richtung parallel. Die Halbleiternanodrähte20' sind mit den Linien90 und92 ausgerichtet, wobei die Linien90 zu den Linien92 senkrecht sind. Aufgrund des selbstausrichtenden Mehrstrukturierungsprozesses zum Bilden von Halbleiterdrähten sind die Halbleiternanodrähte20' mit mehreren Reihen90 und Spalten92 ausgerichtet. Die Teilungen der Reihen sind als die Teilungen P1 und P2 veranschaulicht. Eine der Teilungen P1 und P2 wird durch eines von der Breite W1 und dem Abstand D1 (1 ) und die Andere der Teilungen P1 und P2 durch das Andere von der Breite W1 und dem Abstand D1 bestimmt. Dementsprechend sind wie gezeigt in24 die Teilungen P1 und P2 in einem abwechselnden Layout angeordnet. - Ähnlich sind die Teilungen der Spalten der Halbleiternanodrähte
20' als die Teilungen P3 und P4 veranschaulicht. Eine der Teilungen P3 und P4 wird durch eines von der Breite W2 und dem Abstand D2 (8 ) bestimmt und die Andere der Teilungen P3 und P4 wird durch das Andere von der Breite W2 und dem Abstand D2 bestimmt. Dementsprechend sind die Teilungen P3 und P4 in einem abwechselnden Layout angeordnet. -
25 veranschaulicht eine Draufsicht des Transistors68 gemäß alternativen Ausführungsformen. Diese Ausführungsformen sind den Ausführungsformen in24 ähnlich, wobei die Halbleiternanodrähte20' mit den Linien90 und92 ausgerichtet sind. Die Halbleiternanodrähte20' , die mit den Linien90 ausgerichtet sind, bilden Reihen, und die Halbleiternanodrähte20' , die mit den Linien92 ausgerichtet sind, bilden Spalten. Die Linien (Reihen)90 und (Spalten)92 sind jedoch zueinander weder senkrecht noch zueinander parallel. Die Linien90 verlaufen in der X-Richtung und die Linien92 verlaufen in der C-Richtung. Die X-Richtung und die C-Richtung bilden den Winkel θ, der zwischen null Grad und 90 Grad liegt und diese nicht umfasst. Erneut sind die Teilungen P1 und P2 wechselseitig zugewiesen und die Teilungen P3 und P4 wechselseitig zugewiesen. - Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch Verwenden des selbstausrichtenden Mehrstrukturierungsprozesses in zwei Richtungen, um die Strukturen von Nanodrähten zu bilden, können die Größen der Halbleiternanodrähte auf kleiner als die Begrenzung des Lithografieprozesses reduziert werden. Das Risiko einer Überlagerungsfehlausrichtung zwischen Strukturen ist niedrig.
- Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Bilden einer Strukturreservierungsschicht über einem Halbleitersubstrat. Das Halbleitersubstrat weist eine Hauptfläche auf. Ein erster selbstausrichtender Mehrstrukturierungsprozess wird ausgeführt, um eine Strukturreservierungsschicht zu strukturieren. Die verbleibenden Abschnitte der Strukturreservierungsschicht umfassen Strukturreservierungsstreifen, die sich in einer ersten Richtung erstrecken, die zur Hauptfläche des Halbleitersubstrats parallel ist. Ein zweiter selbstausrichtender Mehrstrukturierungsprozess wird ausgeführt, um die Strukturreservierungsschicht in einer zweiten zur Hauptfläche des Halbleitersubstrats parallelen Richtung zu strukturieren. Die verbleibenden Abschnitte der Strukturreservierungsschicht umfassen strukturierte Merkmale. Die strukturierten Merkmale werden als eine Ätzmaske verwendet, um Halbleiternanodrähte durch Ätzen des Halbleitersubstrats zu bilden.
- Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Bilden einer Strukturreservierungsschicht über einem Halbleitersubstrat, das Ätzen der Strukturreservierungsschicht unter Verwendung eines ersten selbstausrichtenden Mehrstrukturierungsprozesses, um Strukturreservierungsstreifen zu bilden, das Bilden eines Füllmaterials, um Abstandselemente zwischen den Strukturreservierungsstreifen zu füllen, und das Ätzen der Strukturreservierungsstreifen unter Verwendung eines zweiten selbstausrichtenden Mehrstrukturierungsprozesses. Die verbleibenden Abschnitte der Strukturreservierungsstreifen bilden strukturierte Merkmale. Jeder von dem ersten selbstausrichtenden Mehrstrukturierungsprozess und dem zweiten selbstausrichtenden Mehrstrukturierungsprozess umfasst das Bilden von Dornstreifen, wobei die Dornstreifen des ersten selbstausrichtenden Mehrstrukturierungsprozesses eine erste Längsrichtung aufweisen, die sich von einer zweiten Längsrichtung der Dornstreifen des zweiten selbstausrichtenden Mehrstrukturierungsprozesses unterscheidet. Jeder von dem ersten selbstausrichtenden Mehrstrukturierungsprozess und dem zweiten selbstausrichtenden Mehrstrukturierungsprozess umfasst weiter das Bilden von Abstandselementen an Seitenwänden der Dornstreifen und das Entfernen der Dornstreifen. Die Dornstreifen werden als eine Ätzmaske verwendet, um die Strukturreservierungsschicht im ersten selbstausrichtenden Mehrstrukturierungsprozess und dem zweiten selbstausrichtenden Mehrstrukturierungsprozess zu ätzen. Die strukturierten Merkmale werden als eine Ätzmaske verwendet, um Halbleiternanodrähte durch Ätzen des Halbleitersubstrats zu bilden.
- Gemäß noch weiteren alternativen Ausführungsformen der vorliegenden Offenbarung umfasst eine integrierte Schaltungsstruktur ein Halbleitersubstrat und mehrere Halbleiternanodrähte über dem Halbleitersubstrat. Die mehreren Halbleiternanodrähte sind als mehrere Reihen und mehrere Spalten angeordnet. Die mehreren Reihen weisen eine erste Teilung und eine zweite Teilung auf, die sich von der ersten Teilung unterscheidet, wobei die erste Teilung und die zweite Teilung in einer abwechselnden Struktur zugewiesen sind. Die mehreren Spalten weisen eine dritte Teilung und eine vierte Teilung auf, die sich von der dritten Teilung unterscheidet, wobei die dritte Teilung und die vierte Teilung in einer abwechselnden Struktur zugewiesen sind.
- Das Vorhergehende beschreibt Merkmale von mehreren Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Prozesse und Strukturen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch realisieren, dass solche äquivalente Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.
Claims (20)
- Verfahren, umfassend: Bilden einer Strukturreservierungsschicht über einem Halbleitersubstrat, wobei das Halbleitersubstrat eine Hauptfläche umfasst; Ausführen eines ersten selbstausrichtenden Mehrstrukturierungsprozesses zum Strukturieren einer Strukturreservierungsschicht, wobei verbleibende Abschnitte der Strukturreservierungsschicht Strukturreservierungsstreifen umfassen, die sich in einer ersten Richtung erstrecken, die parallel zur Hauptfläche des Halbleitersubstrats ist; Ausführen eines zweiten selbstausrichtenden Mehrstrukturierungsprozesses zum Strukturieren der Strukturreservierungsschicht in einer zweiten zur Hauptfläche des Halbleitersubstrats parallelen Richtung, wobei verbleibende Abschnitte der Strukturreservierungsschicht strukturierte Merkmale umfassen; und Verwenden der strukturierten Merkmale als eine Ätzmaske, um Halbleiternanodrähte durch Ätzen des Halbleitersubstrats zu bilden.
- Verfahren nach Anspruch 1, wobei jeder von dem ersten selbstausrichtenden Mehrstrukturierungsprozess und dem zweiten selbstausrichtenden Mehrstrukturierungsprozess umfasst: Bilden einer Dornschicht; Ätzen der Dornschicht, um Dornstreifen zu bilden, wobei die Dornstreifen des ersten selbstausrichtenden Mehrstrukturierungsprozesses Längsrichtungen in der ersten Richtung aufweisen; Bilden einer Abstandsschicht über der Dornschicht; Entfernen horizontaler Abschnitte der Abstandsschicht, wobei vertikale Abschnitte der Dornschicht Abstandselemente bilden; Entfernen der Dornstreifen; und Ätzen der Strukturreservierungsschicht unter Verwendung der Dornstreifen als eine Ätzmaske.
- Verfahren nach Anspruch 2 weiter umfassend das Bilden einer Oxidschicht über der Strukturreservierungsschicht, wobei während des ersten selbstausrichtenden Mehrstrukturierungsprozesses die Oxidschicht strukturiert wird.
- Verfahren nach Anspruch 3, wobei nach dem ersten selbstausrichtenden Mehrstrukturierungsprozess die Oxidschicht verbleibende Oxidstreifen über den Strukturreservierungsstreifen umfasst, und wobei das Verfahren weiter das Füllen von Räumen zwischen den verbleibenden Oxidstreifen mit einem Füllmaterial umfasst, wobei das Füllmaterial im zweiten selbstausrichtenden Mehrstrukturierungsprozess strukturiert wird.
- Verfahren nach irgendeinem der vorhergehenden Ansprüche, wobei die erste Richtung zur zweiten Richtung senkrecht ist.
- Verfahren nach irgendeinem der vorhergehenden Ansprüche, wobei die erste Richtung zur zweiten Richtung weder senkrecht noch parallel ist.
- Verfahren nach irgendeinem der vorhergehenden Ansprüche, weiter umfassend, nach dem ersten selbstausrichtenden Mehrstrukturierungsprozess und dem zweiten selbstausrichtenden Mehrstrukturierungsprozess, das Bilden eines Fotolacks über dem Halbleitersubstrat, wobei beim Ätzen des Halbleitersubstrats eine Struktur des Fotolacks in das Halbleitersubstrat übertragen wird.
- Verfahren, umfassend: Bilden einer Strukturreservierungsschicht über einem Halbleitersubstrat; Ätzen der Strukturreservierungsschicht unter Verwendung eines ersten selbstausrichtenden Mehrstrukturierungsprozesses, um Strukturreservierungsstreifen zu bilden; Bilden eines Füllmaterials, um Abstandselemente zwischen den Strukturreservierungsstreifen zu füllen; Ätzen der Strukturreservierungsstreifen unter Verwendung eines zweiten selbstausrichtenden Mehrstrukturierungsprozesses, wobei verbleibende Abschnitte der Strukturreservierungsstreifen strukturierte Merkmale bilden, und wobei jeder von dem ersten selbstausrichtenden Mehrstrukturierungsprozess und dem zweiten selbstausrichtenden Mehrstrukturierungsprozess umfasst: Bilden von Dornstreifen, wobei die Dornstreifen des ersten selbstausrichtenden Mehrstrukturierungsprozesses eine erste Längsrichtung aufweisen, die sich von einer zweiten Längsrichtung der Dornstreifen des zweiten selbstausrichtenden Mehrstrukturierungsprozesses unterscheidet; Bilden von Abstandselementen an Seitenwänden der Dornstreifen; und Entfernen der Dornstreifen, wobei die Dornstreifen als eine Ätzmaske verwendet werden, um die Strukturreservierungsschicht im ersten selbstausrichtenden Mehrstrukturierungsprozess und dem zweiten selbstausrichtenden Mehrstrukturierungsprozess zu ätzen; und Verwenden der strukturierten Merkmale als eine Ätzmaske, um Halbleiternanodrähte durch Ätzen des Halbleitersubstrats zu bilden.
- Verfahren nach Anspruch 8, wobei das Bilden der Dornstreifen umfasst: Bilden einer amorphen Siliziumschicht; und Strukturieren der amorphen Siliziumschicht.
- Verfahren nach Anspruch 8 oder 9, weiter umfassend: Bilden einer Pad-Dielektrikumschicht über dem Halbleitersubstrat; Bilden einer Hartmaske über der Pad-Dielektrikumschicht, wobei die Hartmaske sich unter der Strukturreservierungsschicht befindet; und Strukturieren der Hartmaske und der Pad-Dielektrikumschicht unter Verwendung der strukturierten Merkmale als die Ätzmaske.
- Verfahren nach irgendeinem der Ansprüche 8 bis 10, wobei die erste Längsrichtung zur zweiten Längsrichtung senkrecht ist.
- Verfahren nach irgendeinem der Ansprüche 8 bis 10, wobei die erste Längsrichtung weder senkrecht noch parallel zur zweiten Längsrichtung ist.
- Verfahren nach irgendeinem der Ansprüche 8 bis 12, weiter umfassend das Bilden eines Transistors, wobei ein Mittelabschnitt von einem der Halbleiternanodrähte eine Kanalzone des Transistors bildet, und wobei ein oberer Abschnitt und ein unterer Abschnitt von dem einen von den Halbleiternanodrähten Source- und Drain-Zonen des Transistors bilden.
- Integrierte Schaltungsstruktur, umfassend: ein Halbleitersubstrat; und mehrere Halbleiternanodrähte über dem Halbleitersubstrat, wobei die mehreren Halbleiternanodrähte als mehrere Reihen und mehrere Spalten angeordnet sind, und wobei: die mehreren Reihen eine erste Teilung und eine zweite Teilung aufweisen, die sich von der ersten Teilung unterscheidet, wobei die erste Teilung und die zweite Teilung in einer abwechselnden Struktur zugewiesen sind; und die mehreren Spalten eine dritte Teilung und eine vierte Teilung aufweisen, wobei die dritte Teilung und die vierte Teilung in einer abwechselnden Struktur zugewiesen sind.
- Integrierte Schaltungsstruktur nach Anspruch 14, wobei die vierte Teilung sich von der dritten Teilung unterscheidet.
- Integrierte Schaltungsstruktur nach Anspruch 14 oder 15, wobei die erste Teilung gleich der dritten Teilung ist, und wobei die zweite Teilung gleich der vierten Teilung ist.
- Integrierte Schaltungsstruktur nach irgendeinem der Ansprüche 14 bis 16, umfassend einen Transistor, wobei ein Mittelabschnitt von einem der Halbleiternanodrähte eine Kanalzone des Transistors bildet, und wobei ein oberer Abschnitt und ein unterer Abschnitt von dem einen von den Halbleiternanodrähten Source- und Drain-Zonen des Transistors bilden.
- Integrierte Schaltungsstruktur nach irgendeinem der Ansprüche 14 bis 17, weiter umfassend mehrere mit dem Transistor identische Transistoren, wobei die Source-Zonen der mehreren Transistoren verbunden sind, die Drain-Zonen der mehreren Transistoren verbunden sind und die Gateelektroden der mehreren Transistoren verbunden sind.
- Integrierte Schaltungsstruktur nach irgendeinem der Ansprüche 14 bis 18, wobei die Halbleiternanodrähte Längsrichtungen aufweisen, die zu einer hauptsächlichen oberen Fläche des Halbleitersubstrats senkrecht sind.
- Integrierte Schaltungsstruktur nach irgendeinem der Ansprüche 14 bis 19, wobei die mehreren Reihen weder senkrecht noch parallel zu den mehreren Spalten sind.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/289,167 US9633907B2 (en) | 2014-05-28 | 2014-05-28 | Self-aligned nanowire formation using double patterning |
US14/289,167 | 2014-05-28 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102015106581A1 true DE102015106581A1 (de) | 2015-12-03 |
Family
ID=54481570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102015106581.9A Pending DE102015106581A1 (de) | 2014-05-28 | 2015-04-29 | Selbstausrichtende nanodrahtbildung unter verwendung von doppelstrukturierung |
Country Status (5)
Country | Link |
---|---|
US (4) | US9633907B2 (de) |
KR (1) | KR101730709B1 (de) |
CN (1) | CN105140100B (de) |
DE (1) | DE102015106581A1 (de) |
TW (1) | TWI607957B (de) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105990414A (zh) * | 2015-02-06 | 2016-10-05 | 联华电子股份有限公司 | 半导体结构及其制作方法 |
WO2017044107A1 (en) * | 2015-09-10 | 2017-03-16 | Intel Corporation | Semiconductor nanowire device having cavity spacer and method of fabricating cavity spacer for semiconductor nanowire device |
US9805935B2 (en) * | 2015-12-31 | 2017-10-31 | International Business Machines Corporation | Bottom source/drain silicidation for vertical field-effect transistor (FET) |
WO2017145906A1 (ja) * | 2016-02-25 | 2017-08-31 | 株式会社ソシオネクスト | 半導体集積回路装置 |
CN107424930B (zh) | 2016-05-23 | 2021-11-02 | 联华电子股份有限公司 | 半导体结构的制作方法 |
US10453686B2 (en) * | 2016-08-31 | 2019-10-22 | Tokyo Electron Limited | In-situ spacer reshaping for self-aligned multi-patterning methods and systems |
DE102017127686A1 (de) * | 2017-03-15 | 2018-09-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Halbleitervorrichtung und Verfahren zu deren Herstellung |
US10157776B2 (en) | 2017-03-15 | 2018-12-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
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US10347506B2 (en) * | 2017-07-31 | 2019-07-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multiple patterning method using mask portions to etch semiconductor substrate |
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CN109494249B (zh) | 2017-09-11 | 2022-05-24 | 联华电子股份有限公司 | 半导体元件及其制造方法 |
CN110021518B (zh) * | 2018-01-09 | 2020-12-22 | 联华电子股份有限公司 | 自对准双重图案方法 |
CN110707004B (zh) * | 2018-10-11 | 2022-02-18 | 联华电子股份有限公司 | 半导体装置及其形成方法 |
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CN113173557A (zh) * | 2021-03-12 | 2021-07-27 | 中国科学院微电子研究所 | 一种垂直纳米线阵列的制备方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6943405B2 (en) * | 2003-07-01 | 2005-09-13 | International Business Machines Corporation | Integrated circuit having pairs of parallel complementary FinFETs |
TWI283066B (en) * | 2004-09-07 | 2007-06-21 | Samsung Electronics Co Ltd | Field effect transistor (FET) having wire channels and method of fabricating the same |
KR100833201B1 (ko) * | 2007-06-15 | 2008-05-28 | 삼성전자주식회사 | 콘택 플러그 및 배선 라인 일체형 구조의 미세 패턴을가지는 반도체 소자 및 그 제조 방법 |
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TWI398964B (zh) * | 2009-04-03 | 2013-06-11 | Univ Nat Taiwan | 有機無機發光元件及其製作方法 |
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US9368619B2 (en) * | 2013-02-08 | 2016-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for inducing strain in vertical semiconductor columns |
US9978863B2 (en) * | 2013-08-16 | 2018-05-22 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement with one or more semiconductor columns |
-
2014
- 2014-05-28 US US14/289,167 patent/US9633907B2/en active Active
- 2014-12-22 CN CN201410808255.0A patent/CN105140100B/zh active Active
-
2015
- 2015-04-29 DE DE102015106581.9A patent/DE102015106581A1/de active Pending
- 2015-05-27 TW TW104117015A patent/TWI607957B/zh active
- 2015-05-28 KR KR1020150074710A patent/KR101730709B1/ko active IP Right Grant
-
2017
- 2017-04-24 US US15/495,150 patent/US10163723B2/en active Active
-
2018
- 2018-12-18 US US16/223,390 patent/US10504792B2/en active Active
-
2019
- 2019-11-13 US US16/682,884 patent/US10879129B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
CN105140100A (zh) | 2015-12-09 |
TW201544442A (zh) | 2015-12-01 |
US20150348848A1 (en) | 2015-12-03 |
US10163723B2 (en) | 2018-12-25 |
CN105140100B (zh) | 2018-07-20 |
TWI607957B (zh) | 2017-12-11 |
US20170229349A1 (en) | 2017-08-10 |
US20190122936A1 (en) | 2019-04-25 |
US20200083110A1 (en) | 2020-03-12 |
KR20150137025A (ko) | 2015-12-08 |
US10504792B2 (en) | 2019-12-10 |
US9633907B2 (en) | 2017-04-25 |
US10879129B2 (en) | 2020-12-29 |
KR101730709B1 (ko) | 2017-04-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication |