TW201544442A - 自對準奈米線及其形成方法與積體電路結構 - Google Patents

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Abstract

本方法包括形成圖案保留層於半導體基材上。半導體基材具有主表面。進行第一自對準多重圖案化製程，以圖案化圖案保留層。圖案保留層的其餘部分包括沿第一方向延伸的圖案保留條，且第一方向係平行於半導體基材的主表面。進行第二自對準多重圖案化製程，以於第二方向圖案化圖案保留層，且第二方向係平行於半導體基材的主表面。圖案保留層的其餘部分包括圖案化特徵。圖案化特徵作為蝕刻罩幕，以藉由蝕刻半導體基材，來形成半導體奈米線。

Description

自對準奈米線及其形成方法與積體電路 結構
本發明係有關於一種奈米線的形成方法，且特別是有關於一種自對準奈米線的形成方法。
雙重圖案化是為強化積體電路上的特徵密度的微影製程而發展的技術。典型地，微影技術是用於在晶圓上形成積體電路的特徵。微影技術包括提供光阻層，並在光阻層上定義圖案。光阻層中的圖案首先由微影光罩定義，並通過微影光罩的透明的部分或遮光部來實現。經由使用對微影光罩進行曝光，將微影光罩的圖案轉移到光阻層上，隨後將光阻層顯影。然後，圖案化的光阻層中的圖案被轉移至所製造的特徵上，且上述特徵係形成於晶圓上。
隨著積體電路的尺寸逐漸縮小，光學鄰近效應顯現越來越大的問題。當兩個分開的特徵彼此太靠近時，光學鄰近效應可能導致兩特徵間短路。為解決上述問題，引入了雙重圖案化技術。將相近地設置的特徵分到同一雙圖案化光罩組的兩個光罩上，以兩個光罩來形成之前會使用單光罩 所形成的特徵。在每個光罩上中，特徵之間的距離較單光罩上特徵間的距離是增加的，因此，光學鄰近效應被降低，或實質地消除。
本揭露之一態樣是在提供一種自對準奈米線的形成方法，以藉由多重圖案化製程，製得自對準之奈米線。
本揭露之另一態樣是在提供一種自對準奈米線的形成方法，其中多重圖案化製程包含形成心軸條，並以心軸條作為蝕刻罩幕。
本揭露之又一態樣是在提供一種積體電路結構，其係包含利用上述方法所製得之自對準奈米線。
根據本揭露之一態樣，提供一種自對準奈米線的形成方法。此方法包括：形成圖案保留層於半導體基材上，其中半導體基材具有主表面；進行第一自對準多重圖案化製程，以圖案化圖案保留層，其中圖案保留層的其餘部分包括以第一方向延伸之圖案保留條，而第一方向係平行於半導體基材之主表面；進行第二自對準多重圖案化製程，以於第二方向圖案化圖案保留層，其中第二方向係平行於半導體基材的主表面，圖案保留層的其餘部分包括圖案化特徵，圖案化特徵可作為蝕刻罩幕，以藉由蝕刻半導體基材，來形成半導體奈米線。
依據本揭露之一實施例，其中上述之第一自對準多重圖案化製程和第二自對準多重圖案化製程之其中每一者包含：形成心軸層；蝕刻心軸層，以形成複數個心軸條， 其中第一自對準多重圖案化製程之心軸條具有沿第一方向之縱向走向；然後，形成間隙壁層於心軸層上；接著，移除間隙壁層之水平部分，其中間係壁層的垂直部分形成複數個間隙壁；再來，移除心軸條；以及，以心軸條作為蝕刻罩幕，蝕刻圖案保留層。
依據本揭露之一實施例，上述之方法更包含形成氧化物層於圖案保留層上，其中氧化物層於第一自對準多重圖案化製程中被圖案化，且在第一自對準多重圖案化製程後，氧化物層可包含複數個其餘的氧化條，保留於圖案保留條上；再來，以填充材料填滿上述之其餘的氧化條間的間隔，其中填充材料在第二自對準圖案化製程中被移除；接著，在第一自對準多重圖案化製程與第二自對準多重圖案化製程後，在半導體基材上形成光阻層，其中在蝕刻半導體基材的操作中，光阻層的圖案被轉移至半導體基材中。
依據本揭露之一實施例，其中上述之第一方向垂直於第二方向，或第一方向既不垂直也不平行於第二方向。
根據本揭露之另一態樣，提供一種自對準奈米線的形成方法包括：形成圖案保留層於半導體基材上；然後，使用第一自對準多重圖案化製程蝕刻圖案保留層，以形成圖案保留條；接著，形成填充材料以填滿介於圖案保留條間的間隔(Space)；之後，使用第二自對準多重圖案化製程蝕刻圖案保留條。圖案保留條的其餘部分係形成圖案化特徵。在此方法中，每個第一自對準多重圖案化製程和第二自 對準多重圖案化製程包括形成心軸條，其中第一自對準圖案化製程的心軸條具有第一縱向走向，且第一縱向走向係不同於第二自對準多重圖案化製程之心軸條的第二縱向走向。此外，每個第一自對準多重圖案化製程和每個第二自對準多重圖案化製程更包括形成間隙壁於心軸條的側壁上，以及移除心軸條。心軸條係作為蝕刻罩幕，以於第一自對準多重圖案化製程和第二自對準多重圖案化製程中，蝕刻圖案保留層。圖案化特徵係作為蝕刻罩幕，以藉由蝕刻半導體基材，來形成半導體奈米線。
依據本揭露之一實施例，在上述之形成心軸條的操作更包含：形成非晶矽層，以及圖案化非晶矽層。其中，前述之第一縱向走向垂直於第二縱向走向，或第一縱向走向既不垂直也不平行於第二縱向走向。
依據本揭露之一實施例，本方法更包含形成墊介電層於半導體基材上；接著，形成硬罩幕層於墊介電層上，且硬罩幕層在上述之圖案保留層的下方；然後，使用前述之圖案化特徵作為蝕刻罩幕，圖案化硬罩幕層和墊介電層；之後，形成電晶體，其中前述之半導體奈米線之一者的中間部分形成電晶體的通道區，而半導體奈米線之一者的較高部分和較低部分則形成電晶體的複數個源極區和複數個汲極區。
根據本揭露之又一態樣，提供一種積體電路結構。在一實施例中，積體電路結構包括半導體基材，和複數個半導體奈米線形成於半導體基材上。複數個半導體奈米線 係以複數行和複數列設置。複數行具有第一間距，和不同於第一間距之第二間距。其中第一間距和第二間距係以交替圖案設置。複數列具有第三間距，和不同於第三間距之第四間距。其中第三間距和第四間距係以交替圖案設置。
依據本揭露之一實施例，上述之半導體奈米線具有垂直於半導體基材的主頂表面的縱向走向，上述之行既不垂直也不平行於列，上述之第四間距不同於第三間距，第一間距等於第三間距，且第二間距等於第四間距。
依據本揭露之一實施例，積體電路結構更包含第一電晶體，其中前述之半導體奈米線之一者的中間部分形成第一電晶體的通道區，而半導體奈米線之一者的較高和較低部分形成第一電晶體的源極區和汲極區。上述之積體電路結構也包含與第一電晶體相同之複數個第二電晶體，其中第二電晶體的源極區相連、第二電晶體的汲極區相連，且第二電晶體的閘極電極相連。
100‧‧‧晶圓
20‧‧‧基材
20A‧‧‧基材之主表面
20’‧‧‧奈米線
22‧‧‧墊介電層
22’‧‧‧奈米圖案
24‧‧‧硬罩幕層
24’‧‧‧奈米線
26‧‧‧氮化物層
26’‧‧‧奈米線
28、51、32‧‧‧非晶矽層
28’、51’‧‧‧非晶矽條
28”‧‧‧奈米線
30‧‧‧氧化物層
30’‧‧‧氧化物條
34‧‧‧光阻層/光阻長條
48、58‧‧‧間隙壁層
48’、58’‧‧‧間隙壁
50‧‧‧填充材料
52‧‧‧光阻長條
60‧‧‧氧化層
62‧‧‧光阻
64‧‧‧大光阻
67‧‧‧半導體柱
68‧‧‧電晶體
70、72‧‧‧源極/汲極區
74‧‧‧通道區
76、80、86、87‧‧‧導電層
78、82、88‧‧‧接觸插塞
84‧‧‧閘極介電層
90、92‧‧‧線段
X、Y、C‧‧‧方向
P1、P2‧‧‧間距
D1、D2‧‧‧距離
W1、W2‧‧‧寬度
G‧‧‧閘極接觸插塞
S/D、D/S‧‧‧源極/汲極區接觸插塞
H1‧‧‧高
T1‧‧‧厚度
θ‧‧‧角度
本揭露的詳情最佳是藉由伴隨圖式研讀下述詳細說明來理解。值得注意的是，按照產業界的標準做法，各種特徵並未按比例繪製。事實上，為了清楚的討論，各種特徵的尺寸可任意放大或縮小。
〔圖1〕至〔圖22B〕係繪示依照一些實施例中之形成半導體奈米中間階段的立體圖和頂視圖； 〔圖23〕係繪示依照一些實施例中的電晶體的剖面圖，其中電晶體包括奈米線；〔圖24〕係繪示依照一些實施例中奈米線以複數行和複數列設置，其中行與列垂直；〔圖25〕係繪示依照一些實施例中奈米線以複數個行和複數列設置，其中行與列既不垂直也不平行。
下面的揭露提供了許多不同的實施例，或示例，用於實現本發明的不同特徵。部件和安排的具體實例描述如下，以簡化本發明之揭露。當然，這些是僅僅是示例並且不意在進行限制。例如，在接著的說明中敘述在第二特徵上方或上形成第一特徵可以包括在第一和第二特徵形成直接接觸的實施例，並且還可以包括一附加特徵可以形成第一特徵的形成第一和第二特徵之間的實施例，從而使得第一和第二特徵可以不直接接觸。此外，本公開可以在各種示例重複元件符號和/或字母。這種重複是為了簡化和清楚的目的，並不在本身決定所討論的各種實施例和/或配置之間的關係。
此外，空間相對術語，如“在之下”、“下面”、“下”、“上覆”、“上部”等，在本文中可以用於簡單說明如圖中所示元件或特徵對另一元件(多個)或特徵(多個特徵)的關係。除了在附圖中描述的位向，空間相對術語意在包含元件使用或操作時的不同位向。裝置可被另外 定位(旋轉90度或者在其它方位)，並且本文中所使用的相對的空間描述，同樣可以相應地進行解釋。
根據各種示範性實施例，提供一種包括奈米線的電晶體，和形成上述電晶體的方法。其係繪示形成電晶體的中間階段，也討論了各種不同的實施例。在各個視圖和示範實施例中，相同的元件符號用於表示相同的元件。
圖1至圖22B係繪示依照一些實施例之形成半導體奈米線之中間階段的立體圖和頂視圖。圖1係繪示晶圓100，其包括基材20和上覆層。基材20可由例如矽、矽鍺、III-V族化合物半導體，或類似的半導體材料形成。在一些實施例中，基材20可為如單晶矽基材之結晶半導體基材。墊介電層22和硬罩幕層24係形成於基材20上。根據實施例，墊介電層22由例如氮化矽之氮化物所形成，且硬罩幕層24由例如氧化矽之氧化物所形成。在另一些實施例中，墊介電層22由例如氧化矽之氧化物所形成，且硬罩幕層24由例如氮化矽之氮化物所形成。在又一實施例中，墊介電層22和硬罩幕層24係由不同的材料所形成，上述材料係選自但不受限於：碳化矽、氮氧化矽、氧化矽和氮化矽。所提供之墊介電層22和硬罩幕層24係由不同材料形成，以具有高蝕刻選擇性。
複數個膜層係形成於硬罩幕層24上。在一些示範例中，複數個膜層包括氮化物層26於硬罩幕層24上，非晶矽層28於氮化物層26上，氧化物層30於非晶矽層28上，以及非晶矽層32於氧化物層30上。在整個說明書中，因為 非晶矽層32是用於暫時保存奈米線的圖案，故也被稱為圖案保留層。在一些實施例中，氮化物層26可包括氮化矽，也可以使用不同於上覆層材料(如非晶矽)及底層的材料(例如氧化物)之其他介電層。應可理解的是，在圖1中所繪示出的膜層僅為例示而已。在不同實施例中，不同的膜層可形成於基材20上，且膜層的數量也可以和圖1所繪示的不同。
根據一些實施例中，光阻層34形成於非晶矽層32上並被圖案化。在另一實施例中，單層光阻層34可以雙層光阻層或三層光阻層所取代。例如：光阻層34可被替換為三層光阻層(未繪示)，上述之三層光阻層包括底層、中間層於底層上，以及上覆層於中間層上。在一些實施例中，底層和上覆層可由光阻形成，光阻是有機材料。中間層可包括矽和無機材料的混合物。相對於上覆層和底層，中間層具有高的蝕刻選擇性，因此上覆層可以用作圖案化中間層的蝕刻罩幕，中間層可以用作圖案化底層的蝕刻罩幕。
圖案化後，光阻層34包括複數個光阻長條(也使用元件符號34來表示)，光阻長條具有沿著X方向的縱向走向。X方向為水平方向，且平行於基材20的主表面20A。圖1亦繪示與X方向在同一水平面的Y方向，其中X方向和Y方向相互垂直。複數個光阻長條34相互平行，且可具有相同的寬度W1和相同的距離D1。在一些實施例中，寬度W1和距離D1是接近或相同於顯影光阻層34之技術所允許的最小寬度和最小距離。寬度W1和距離D1可為彼此相等或彼此不同。
然後，使用光阻長條34作為蝕刻罩幕，以進行圖案化製程。因此，非晶矽層32被圖案化，而形成如圖2所示之非晶矽條32'。非晶矽條32'具有沿著X方向延伸的縱向走向。非晶矽條32'作為後續製程中的心軸。光阻長條34係於圖案化非晶矽層32的期間被消耗，或於圖案化非晶矽層32後移除。
接著，如圖3所示，以保形沉積(Conformal Deposition)的方法設置間隙壁層(Spacer Layer)48。在一些實施例中，間隙壁層48係以原子層沉積(Atomic Layer Deposition；ALD)形成，利用上述方法所形成之間隙壁層48為具有低蝕刻率的高品質膜層。可使用二氯矽烷(Dichloro Silane；DCS)及氨氣作為先驅氣體，以進行原子層沉積。所形成之間隙壁層48包括氮化矽或富矽氮化物。在另一實施例中，也可進行如低壓化學氣相沉積(Low-Pressure Chemical Vapor Deposition；LPCVD)之其他保形沉積的方法。在一些示範例中，間隙壁層48之厚度T1可小於距離D1的一半，或可接近於距離D1的三分之一。
請參照圖4，例如：透過非等相性蝕刻操作，以移除如圖3所示之間隙壁層48的水平部分。被留下之垂直部分的間隙壁層48，在此之後以間隙壁(Spacer)48’稱之。間隙壁48’亦可具有沿X方向的縱向走向。接下來，非晶矽條32’(如圖3所示)係於蝕刻操作中被移除，而保留間隙壁48’。
接下來，請參照圖5。使用間隙壁48’作為蝕刻罩幕蝕刻氧化物層30(如圖4所示)，以形成氧化物條30’。在蝕刻製程期間，間隙壁48’係部分地或完全地消耗。接著，氧化物條30’(以及尚未被完全消耗的間隙壁48’)係作為蝕刻罩幕，以蝕刻下層之非晶矽層28，以形成如圖6所示之結構。非晶矽層28的其餘部分包括複數個非晶矽條28’，且非晶矽條28’具有沿X方向的縱向走向。在一些實施例中，在形成非晶矽條28’後，氧化物條30’具有部分保留於非晶矽條28’上，以確保非晶矽條28’的厚度在其圖案化製程中未減少。在另一實施例中，氧化物條30’可在非晶矽條28’形成後，被完全消耗。然而，在上述實施例中，非晶矽條28’的厚度並未實質減少。否則，以圖案化基材20所得之如圖14A所示的奈米線28’可能不具有足夠的高度。
圖1至圖4所繪示之操作可視為第一自對準多重圖案化製程，因為間隙壁48’的圖案係自對準於光阻長條34的圖案(如圖1所示)，且間隙壁48’的數量為光阻長條34之數量的兩倍。多重圖案化製程可為雙重圖案化製程(如示範例所繪示)。在另一實施例中，多重圖案化製程可為三重圖案化製程、四重圖案化製程等。
圖7至圖13係繪示第二自對準多重圖案化製程，以進一步圖案化非晶矽條28’為奈米線。請參照圖7，形成填充材料50，以填滿非晶矽條28’之間隔(Space)。填充材料50之頂面高於非晶矽條28’之頂面，且可高於或水平於氧化物條30’的頂面。在一些示範例中，填充材料50包含 可流動氧化物(Flowable Oxide)，且可使用可流動化學氣相沉積(Flowable Chemical Vapor Deposition；FCVD)形成上述之可流動氧化物。填充材料50也可為矽氧化物。在另一實施例中，可使用旋轉塗佈法形成填充材料50。填充材料50之頂面為平整的，例如：對填充材料進行化學機械研磨(CMP)。
接下來，如圖8所示，非晶矽層51係形成於填充材料50上，接著形成光阻長條52。光阻長條具有縱向走向。在一些實施例中，光阻長條52之縱向走向係沿Y方向，而Y方向係垂直於X方向。上述之Y方向為水平方向，並與基材20之主表面20A平行。在另一實施例中，光阻長條52的縱向走向係沿C方向，上述之C方向既不平行也不垂直於X方向或Y方向。C方向與X方向形成角度θ，且上述之角度θ係介於0度至90度間，但不等於0度和90度。
複數個光阻長條52係彼此平行，且可具有相同的寬度W2和相同的距離D2。在一些實施例中，寬度W2和距離D2可接近於或等於顯影光阻長條52之技術可允許的最小寬度和最小間距。寬度W2和距離D2可彼此相同或彼此不同。再者，寬度W1(如圖1所示)和寬度W2(如圖8所示)可為彼此相同(或彼此不同)，且距離D1和距離D2可為彼此相同(或彼此不同)。
接下來，使用光阻長條52作為蝕刻罩幕，來圖案化非晶矽層51，藉以形成非晶矽條51’，如圖9所示。上述之圖案化係停止於填充材料50和氧化物條30’。在圖案化 過程中，光阻長條52至少部分地被消耗。如圖10和圖11所示之接續的操作係分別與圖3和圖4所示之操作類似。在圖10中，間隙壁層58係形成於非晶矽條51’的頂面和側壁上。間隙壁層58可與如圖3所示之間隙壁層48實質相同。
接著，間隙壁層58的水平部分被移除，留下間隙壁58’，如圖11所示。間隙壁58’具有沿C方向或Y方向的縱向走向。非晶矽條51’(如圖10所示)也被移除，因此後續內容以心軸(Mandrel)稱之。
圖12係繪示使用間隙壁58’作為蝕刻罩幕，以圖案化氧化物條30’和填充材料50。上述之圖案化係停止於膜層26，膜層26係作為蝕刻終止層。非晶矽條28’的一些部分是被氧化物條30’和填充材料50剩下的部分覆蓋，但有一些部分是未被氧化物條30’和填充材料50剩下的部分覆蓋。在圖案化氧化物條30’和填充材料50的過程中，間隙壁58’至少部分地被消耗，且可能完全地被消耗。
接著，如圖13所示，氧化物條30’的其餘部分和填充材料50可作為蝕刻罩幕，以蝕刻非晶矽條28’。因此，複數個條係沿C方向或Y方向形成，且每個條包括其餘部分的氧化物條30’、非晶矽條28’和填充材料50。
如圖6至圖13所示，在兩次自對準雙重圖案化製程中，非晶矽層28(如圖1所示)被二度圖案化，一次是沿X方向(如圖6所示)，一次是沿C方向或Y方向(如圖13所示)。因此，非晶矽條28’的其餘部分形成複數個奈米線。然後，移除其餘部分的氧化物條30’和填充材料50。圖14A和 圖14B係繪示所製得之奈米線28”在移除其餘部分氧化物條30’和填充材料50後之立體圖和頂視圖。
圖15至圖16B係繪示依照一些示範例之薄化及圓弧化奈米線28”。請參照圖15A(立體圖)以及圖15B(頂視圖)，對奈米線28”進行氧化操作，以氧化奈米線28”的外層部分。因此，氧化層60係形成於奈米線28”的其餘內部部分之周圍以及頂面上。因為角落的氧化速率高於奈米線28”之平坦表面的氧化速率，因此所得之奈米線28”更為圓滑。圖16A和圖16B係分別繪示移除氧化層60後之奈米線28”的立體圖和頂視圖。在另一實施例中，略過圖15A至圖16B的操作。
圖17A至圖18B係繪示依照一些實施例之移除一些非預定之奈米線28”。例如：在圖17A和圖17B中，其係分別繪示立體圖和頂視圖，形成光阻62以覆蓋一些奈米線28”，但留下一些其他奈米線28”不被光阻62所覆蓋。蝕刻未被覆蓋的奈米線28”，並接著移除光阻62。所得之結構係如圖18A和圖18B所繪示，其係分別繪示立體圖和頂視圖。
請參照圖19A和圖19B，其係分別繪示立體圖和頂視圖。在圖19A和圖19B中，使用奈米線28”作為蝕刻罩幕，以蝕刻下層氮化物層26，藉以形成奈米線26’。接著，分別如圖20A和圖20B所示，大光阻(Large Photo Resist)64係形成於硬罩幕層24上。因為奈米線26’和奈米 線28”可具有均勻的尺寸，故大光阻64係用以形成大於奈米線28”的圖案。
在接續的步驟中，奈米線28”、奈米線26’和大光阻64的圖案，藉由蝕刻而轉移至硬罩幕層24。所得結構如圖21A和圖21B所示，其係分別繪示立體圖和頂視圖。因此，奈米線24’被形成，且奈米線24’包括硬罩幕層24的其餘部分。
接下來，如圖22A和圖22B所示，其係分別繪示立體圖和頂視圖。在圖22A和圖22B中，使用上層如奈米線24’、奈米線26’和奈米線28”之圖案化特徵，以蝕刻墊介電層22和基材20。因此，形成奈米圖案22’。再者，被奈米線24’和奈米線26’所保護之部分的基材20係形成半導體奈米線20’。半導體奈米線20’形成垂直奈米線，且半導體奈米線20’之縱向走向垂直於基材20之主頂表面(Major Top Surface)和下表面。半導體奈米線20’的高H1係取決於半導體奈米線20’的使用意圖。在形成半導體奈米線20’時，因大光阻64之圖案的形成，亦形成半導體柱67，而半導體柱67為蝕刻後之半導體基材20的一部分。
在接續的操作中，以蝕刻操作移除其餘部分的奈米線24’和奈米線26’。然後，可使用半導體奈米線20’以形成如電晶體之積體電路裝置。例如：圖23係繪示基於奈米線20’所形成之電晶體68的剖面圖。根據一些示範例，電晶體68包括複數個奈米線20’，每個奈米線20’包括源極/汲極區70、源極/汲極區72和通道區74，其中通道區74係介於 源極/汲極區70和源極/汲極區72之間。複數個源極/汲極區70包括上部分的奈米線20’，且源極/汲極區70係電性連接至導電層76，而導電層76係進一步連接至源極/汲極接觸插塞78。複數個源極/汲極區72包括下部分的奈米線20’，且源極/汲極區72係電性連接至導電層80，而導電層80係進一步連接至源極/汲極接觸插塞82。複數個閘極介電層84係形成於位於奈米線20’中間部分的通道區74之周圍。導電層86係形成於複數個閘極介電層84的周圍。導電層86係作為電晶體68的閘極電極。導電層86係連接至導電層87，且導電層87進一步與閘極接觸插塞88連接。因此，電晶體68包括複數個次電晶體，每個次電晶體係基於奈米線20’中的其中一者所形成，且複數個次電晶體係平行連接。
圖24係繪示依照一些實施例之電晶體68的頂視圖。電晶體68包括複數個半導體奈米線20’，以形成電晶體68之次電晶體。接觸插塞78、接觸插塞82和接觸插塞88係作為一例子繪示於本圖中，且接觸插塞78、接觸插塞82和接觸插塞88係連接至源極區或汲極區(以S/D區或D/S區表示)。在圖24中，C方向(請參照圖9)係平行於Y方向。半導體奈米線20’係對準線段90和線段92，其中線段90係垂直於線段92。由於用以形成半導體線之自對準多重圖案化製程的緣故，半導體奈米線20’係對準於複數行90和複數列92。上述之行的間距係繪示如間距P1和間距P2。間距P1和間距P2之其中一者係由寬度W1和距離D1(如圖1所示)之其中一者決定，且其他間距P1和間距P2係由其他寬度W1和距 離D1決定。因此，如圖24所示，間距P1和間距P2係以設置成交替佈局(Layout)。
同樣地，半導體奈米線20’之列的間距係以間距P3和間距P4繪示。間距P3和間距P4之其中一者係由寬度W2和距離D2(如圖8所示)之其中一者決定，且其他間距P3和間距P4係由其他寬度W2和距離D2決定。因此，間距P3和間距P4係以設置成交替佈局。
圖25係繪示依照另一些實施例之電晶體68的頂面圖。此些實施例係類似於圖24中的實施例，其中半導體奈米線20’係對準於線段90和線段92。對準線段90之半導體奈米線20’形成行，而對準線段92之半導體奈米線20’形成列。然而，線段90(行)和線段92(列)不互相垂直也不互相平行。線段90係沿X方向，而線段92係沿C方向。X方向和C方向形成角度θ，且角度θ係介於0度至90度，但不包括0度和90度。再次說明的是，間距P1和間距P2係交替地設置，且間距P3和間距P4係交替地設置。
本揭露之實施例具有一些優異特點。藉由使用兩個方向的自對準多重圖案化製程來形成奈米線之圖案，可減小半導體奈米線的尺寸至小於微影製程的極限。而圖案間的重疊對準失誤(Overlay Misalignment)的風險低。
根據本揭露之一些實施例，本方法包括形成圖案保留層於半導體基材上。半導體基材具有主表面。進行第一自對準多重圖案化製程，以圖案化圖案保留層。圖案保留層的其餘部分包括以第一方向延伸之圖案保留條，上述之第 一方向係平行於半導體基材之主表面。進行第二自對準多重圖案化製程，以於第二方向圖案化圖案保留層，上述之第二方向係平行於半導體基材的主表面。圖案保留層的其餘部分包括圖案化特徵，上述之圖案化特徵可作為蝕刻罩幕，以藉由蝕刻半導體基材，來形成半導體奈米線。
根據本揭露之另一些實施例，本方法包括形成圖案保留層於半導體基材上、使用第一自對準多重圖案化製程蝕刻圖案保留層，以形成圖案保留條、形成填充材料以填滿介於圖案保留條間的間隔、以及使用第二自對準多重圖案化製程蝕刻圖案保留條。圖案保留條的其餘部分係形成圖案化特徵。每個第一自對準多重圖案化製程和第二自對準多重圖案化製程包括形成心軸條，其中第一自對準圖案化製程的心軸條具有第一縱向走向，第一縱向走向係不同於第二自對準多重圖案化製程之心軸條的第二縱向走向。每個第一自對準多重圖案化製程和每個第二自對準多重圖案化製程更包括形成間隙壁於心軸條的側壁上，以及移除心軸條。心軸條係作為蝕刻罩幕，以於第一自對準多重圖案化製程和第二自對準多重圖案化製程中，蝕刻圖案保留層。圖案化特徵係作為蝕刻罩幕，以藉由蝕刻半導體基材，來形成半導體奈米線。
根據本揭露之又一些實施例，積體電路結構包括半導體基材，和複數個半導體奈米線形成於半導體基材上。複數個半導體奈米線係以複數行和複數列設置。複數行具有第一間距，和不同於第一間距之第二間距。其中第一間距和第二間距係以交替圖案設置。複數列具有第三間距，和 不同於第三間距之第四間距。其中第三間距和第四間距係以交替圖案設置。
雖然本發明參考所繪示的實施例進行說明，但其並非用以限制本發明。熟悉此技藝者應可輕易利用所繪示的實施例、其他本發明的實施例以及本發明之說明，進行各種潤飾及結合。因此所附加之申請專利範圍係包含任何上述之潤飾或實施例。
100‧‧‧晶圓
20‧‧‧基材
20’‧‧‧奈米線
22’‧‧‧奈米圖案
24’‧‧‧奈米線
64‧‧‧大光阻
67‧‧‧半導體柱
H1‧‧‧高

Claims (10)

  1. 一種自對準奈米線的形成方法，包含：形成一圖案保留層於一半導體基材上，其中該半導體基材包含一主表面；進行一第一自對準多重圖案化製程，以圖案化該圖案保留層，其中該圖案保留層之其餘部分包含以一第一方向延伸之複數個圖案保留條，該第一方向係平行於該半導體基材之該主表面；進行一第二自對準多重圖案化製程，以在一第二方向圖案化該圖案保留層，其中該第二方向係平行於該半導體基材之該主表面，且該圖案保留層之其餘部分包含複數個圖案化特徵；以及使用該些圖案化特徵作為一蝕刻罩幕，以藉由蝕刻該半導體基材形成複數個半導體奈米線。
  2. 如申請專利範圍第1項所述之自對準奈米線的形成方法，其中該第一自對準多重圖案化製程和該第二自對準多重圖案化製程之其中每一者包含：形成一心軸層；蝕刻該心軸層，以形成複數個心軸條，其中該第一自對準多重圖案化製程之該些心軸條具有沿該第一方向之縱向走向；形成一間隙壁層於該心軸層上；移除該間隙壁層之水平部分，其中該間隙壁層之垂直部分形成複數個間隙壁； 移除該些心軸條；以及以該些心軸條作為一蝕刻罩幕，蝕刻該圖案保留層。
  3. 如申請專利範圍第2項所述之自對準奈米線的形成方法，更包含：形成氧化物層於該圖案保留層上，其中該氧化物層係於該第一自對準多重圖案化製程中被圖案化，在該第一自對準多重圖案化製程後，該氧化物層包含複數個其餘的氧化條於該些圖案保留條上；以一填充材料填滿該些其餘的氧化條間的間隔，其中該填充材料係於該第二自對準多重圖案化製程中被圖案化；以及在該第一自對準多重圖案化製程與該第二自對準多重圖案化製程後，形成一光阻層於該半導體基材上，其中在該蝕刻該半導體基材之操作中，該光阻層之一圖案係被轉移至該半導體基材中。
  4. 如申請專利範圍第1項所述之自對準奈米線的形成方法，其中該第一方向係垂直於該第二方向，或該第一方向係不垂直也不平行於該第二方向。
  5. 一種自對準奈米線的形成方法，包含：形成一圖案保留層於一半導體基材上；以一第一自對準多重圖案化製程蝕刻該圖案保留層，以形成複數個圖案保留條； 形成一填充材料，以填滿該些圖案保留條之間隙壁；以一第二自對準多重圖案化製程蝕刻該些圖案保留條，其中該些圖案保留條之其餘部分形成複數個圖案化特徵，其中該第一自對準多重圖案化製程和該第二自對準多重圖案化製程之其中每一者包含：形成複數個心軸條，其中該第一自對準多重圖案化製程之該些心軸條具有一第一縱向走向，且該第一縱向走向係不同於該第二自對準多重圖案化製程之該些心軸條的一第二縱向走向；形成複數個間隙壁於該些心軸條之側壁上；以及移除該些心軸條，其中該些心軸條係用作一蝕刻罩幕，以在該第一自對準多重圖案化製程和該第二自對準多重圖案化製程中，蝕刻該圖案保留層；以及以該些圖案化特徵作為一蝕刻罩幕，以藉由蝕刻該半導體基材形成複數個半導體奈米線。
  6. 如申請專利範圍第5項所述之自對準奈米線的形成方法，其中該形成該些心軸條之操作包含：形成一非晶矽層；以及圖案化該非晶矽層，其中該第一縱向走向係垂直於該第二縱向走向，或該第一縱向走向係不垂直也不平行於該第二縱向走向。
  7. 如申請專利範圍第5項所述之自對準奈米線的形成方法，更包含：形成一墊介電層於該半導體基材上；形成一硬罩幕層於該墊介電層上，且該硬罩幕層係於該圖案保留層下；使用該些圖案化特徵作為該蝕刻罩幕，圖案化該硬罩幕層和該墊介電層；以及形成一電晶體，其中該些半導體奈米線之一者的一中間部分形成該電晶體之一通道區，且該些半導體奈米線之一者的一較高部分和一較低部分形成該電晶體之複數個源極區和複數個汲極區。
  8. 一種積體電路結構，包含：一半導體基材；以及複數個半導體奈米線於該半導體基材上，其中該些半導體奈米線係以複數行與複數列設置，且其中該些行具有一第一間距，以及不同於該第一間距之一第二間距，其中該第一間距和該第二間距係以一交替圖案設置；以及該些列具有一第三間距和一第四間距，其中該第三間距和該第四間距係以一交替圖案設置。
  9. 如申請專利範圍第8項所述之積體電路結構，其中該些半導體奈米線具有垂直於該半導體基材之一主頂表面之縱向走向，該些行係不垂直也不平行於該些 列，該第四間距係不同於該第三間距，該第一間距係等於該第三間距，且該第二間距係等於該第四間距。
  10. 如申請專利範圍第8項之積體電路結構，更包含：一第一電晶體，其中該些半導體奈米線之一者的一中間部分形成該第一電晶體之一通道區，且其中該些半導體奈米線之一者的一較高部分和一較低部分形成該第一電晶體之源極區和汲極區；以及與該第一電晶體相同之複數個第二電晶體，其中該些第二電晶體之源極區相連，該些第二電晶體之汲極區相連，且該些第二電晶體之閘極電極相連。
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