CN110707004B - 半导体装置及其形成方法 - Google Patents

半导体装置及其形成方法 Download PDF

Info

Publication number
CN110707004B
CN110707004B CN201811182653.0A CN201811182653A CN110707004B CN 110707004 B CN110707004 B CN 110707004B CN 201811182653 A CN201811182653 A CN 201811182653A CN 110707004 B CN110707004 B CN 110707004B
Authority
CN
China
Prior art keywords
layer
patterned photoresist
photoresist layer
silicon
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811182653.0A
Other languages
English (en)
Other versions
CN110707004A (zh
Inventor
张峰溢
李甫哲
童宇诚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Original Assignee
Fujian Jinhua Integrated Circuit Co Ltd
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujian Jinhua Integrated Circuit Co Ltd, United Microelectronics Corp filed Critical Fujian Jinhua Integrated Circuit Co Ltd
Priority to CN201811182653.0A priority Critical patent/CN110707004B/zh
Priority to US16/174,237 priority patent/US11081353B2/en
Publication of CN110707004A publication Critical patent/CN110707004A/zh
Priority to US17/359,634 priority patent/US20210327706A1/en
Application granted granted Critical
Publication of CN110707004B publication Critical patent/CN110707004B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16—Coating processes; Apparatus therefor
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0335—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)

Abstract

本发明公开一种半导体装置及其形成方法，其中该形成半导体装置的方法包含有下述步骤。首先，形成一第一图案化光致抗蚀剂层于一基底上。接着，在形成第一图案化光致抗蚀剂层于基底上之后，形成一第二图案化光致抗蚀剂层于基底上，其中第一图案化光致抗蚀剂层与第二图案化光致抗蚀剂层交错排列。接续，形成一衬垫层覆盖第一图案化光致抗蚀剂层以及第二图案化光致抗蚀剂层的侧壁。本发明还提供一种半导体装置，包含有多个柱状结构设置于一层上，其中此层包含第一凹槽以及第二凹槽，其中此些第一凹槽的深度小于此些第二凹槽的深度。

Description

半导体装置及其形成方法
技术领域
本发明涉及一种半导体装置及其形成方法，尤其是涉及一种应用光致抗蚀剂的半导体装置及其形成方法。
背景技术
蚀刻光刻是半导体集成电路制造中的常用技术。原则上，蚀刻光刻是在至少一个光掩模上形成诸如掺杂图案或布局图案等设计图案，然后再经由曝光和显影步骤将这些图案精确地转移到光致抗蚀剂层。随后，通过进行例如离子掺杂制作工艺，蚀刻制作工艺或沉积等制作工艺，而得到复杂的集成电路结构。
然而，随着半导体装置的微缩和半导体制造的进步，传统的蚀刻光刻技术在转印和制造上遇到瓶颈，因而开发了双图案化技术(double patterning,DPT)，并将其作为32纳米(nm)和22纳米(nm)节点中最有前景的蚀刻光刻技术之一，因为双图案化技术可以使形成的图案间距至少缩小为原来的一半。
发明内容
本发明提出一种半导体装置及其形成方法，其以多次形成光致抗蚀剂层并进行一次蚀刻的方法，缩小所形成的图案之间的间距。
本发明提供一种形成半导体装置的方法，包含有下述步骤。首先，形成一第一图案化光致抗蚀剂层于一基底上。接着，在形成第一图案化光致抗蚀剂层于基底上之后，形成一第二图案化光致抗蚀剂层于基底上，其中第一图案化光致抗蚀剂层与第二图案化光致抗蚀剂层交错排列。接续，形成一衬垫层覆盖第一图案化光致抗蚀剂层以及第二图案化光致抗蚀剂层的侧壁。
本发明提供一种半导体装置，包含有多个柱状结构设置于一层上，其中此层包含第一凹槽以及第二凹槽，其中此些第一凹槽的深度小于此些第二凹槽的深度。
基于上述，本发明提出一种半导体装置及其形成方法，其依序形成一第一图案化光致抗蚀剂层以及一第二图案化光致抗蚀剂层于基底上，再形成一衬垫层覆盖第一图案化光致抗蚀剂层以及第二图案化光致抗蚀剂层的侧壁。如此，本发明以多次形成光致抗蚀剂的方法可增加图案的精密度。再者，搭配衬垫层围绕第一图案化光致抗蚀剂层以及第二图案化光致抗蚀剂层，可较仅涂布光致抗蚀剂层更能精确控制所欲形成的图案，故可更进一步提高所形成的图案的精密度。
附图说明
图1为本发明一优选实施例中形成半导体装置的方法的俯视示意图及剖面示意图；
图2为本发明一优选实施例中形成半导体装置的方法的俯视示意图及剖面示意图；
图3为本发明一优选实施例中形成半导体装置的方法的俯视示意图及剖面示意图；
图4为本发明一优选实施例中形成半导体装置的方法的俯视示意图及剖面示意图；
图5为本发明一优选实施例中形成半导体装置的方法的剖面示意图；
图6为本发明一优选实施例中形成半导体装置的方法的剖面示意图；
图7为本发明一优选实施例中形成半导体装置的方法的剖面示意图；
图8为本发明一优选实施例中形成半导体装置的方法的剖面示意图；
图9为本发明另一优选实施例中形成半导体装置的方法的剖面示意图；
图10为本发明另一优选实施例中形成半导体装置的方法的剖面示意图；
图11为本发明另一优选实施例中形成半导体装置的方法的剖面示意图；
图12为本发明一优选实施例中形成存储器单元的方法的俯视示意图；
图13为图12沿着线段DD’、线段EE’的剖面示意图；
图14为本发明一优选实施例中形成存储器单元的方法的俯视示意图；
图15为本发明一优选实施例中基底结构的俯视示意图；
图16为本发明一优选实施例中基底结构的俯视示意图。
主要元件符号说明
10：第一图案化光致抗蚀剂层
10a、20a：柱状结构
20：第二图案化光致抗蚀剂层
30、30a：衬垫层
110、220、310、410：基底
112、112a、112b、204：硅钨层
112b1：突出部
114、114’、114a、114b：氮化硅层
116、116’、116a、116b：氧化层
118、118a、118b、118c：有机介电层
119、119a、119b：含硅掩模底部抗反射涂层
200：存储器单元
222：主动(有源)区部分
230：字线
240、240a：掩模层
312：线图案
412、414：主动区
420：位置
AA’、BB’、CC’、DD’、EE’、FF’、GG’：线段
d1、d2：深度
H1、H2：硬掩模
P：最短距离
P1：第一蚀刻制作工艺
P2：第二蚀刻制
P3：第三蚀刻制作工艺
P4：蚀刻制作工艺
R1、R2、R5、R6、R7：凹槽
R3：第一凹槽
R4：第二凹槽
S1、S2：侧壁
T1、T2：顶面
V、V1、V2、V3、V4：孔洞
X：方向
具体实施方式
图1-图4绘示本发明一优选实施例中形成半导体装置的方法的俯视示意图及剖面示意图。图1的上图为形成半导体装置的方法的俯视示意图，而图1的下图为沿上图的线段AA’的剖面示意图。如图1所示，首先，提供一基底110，基底110可例如包含多个材料层。在本实施例中，基底110包含由下而上堆叠的一硅钨层112、一氮化硅层114、一氧化层116、一有机介电层118以及一含硅掩模底部抗反射涂层119，但本发明不以此为限。接着，形成一第一图案化光致抗蚀剂层10于基底110上。在本实施例中绘示第一图案化光致抗蚀剂层10的图案为九个规律排列的方形光致抗蚀剂，但本发明不限于此。
图2的上图为形成半导体装置的方法的俯视示意图，而图2的下图为沿上图的线段AA’的剖面示意图。如图2所示，在形成第一图案化光致抗蚀剂层10于基底110上之后，形成一第二图案化光致抗蚀剂层20于基底110上。在本实施例中，第一图案化光致抗蚀剂层10与第二图案化光致抗蚀剂层20交错排列，但本发明不以此为限。本发明以多次形成光致抗蚀剂层的方法，可缩小各光致抗蚀剂图案之间的距离。例如，第一图案化光致抗蚀剂层10的图案与第二图案化光致抗蚀剂层20的图案之间仅具有一最短距离P，其小于第一图案化光致抗蚀剂层10的图案之间具有的最短距离及第二图案化光致抗蚀剂层20的图案之间具有的最短距离。
图3的上图为形成半导体装置的方法的俯视示意图，而图3的左下图为沿上图的线段AA’的剖面示意图，图3的右下图为沿上图的线段BB’的剖面示意图。如图3所示，形成一衬垫层30覆盖第一图案化光致抗蚀剂层10以及第二图案化光致抗蚀剂层10的侧壁。在本实施例中，衬垫层30覆盖第一图案化光致抗蚀剂层10的侧壁S1以及顶面T1，以及第二图案化光致抗蚀剂层20的侧壁S2以及顶面T2。在其他实施例中，衬垫层30可仅覆盖第一图案化光致抗蚀剂层10的侧壁S1，以及第二图案化光致抗蚀剂层20的侧壁S2。意即，衬垫层30先全面覆盖第一图案化光致抗蚀剂层10的侧壁S1以及顶面T1，以及第二图案化光致抗蚀剂层20的侧壁S2以及顶面T2，再移除位于第一图案化光致抗蚀剂层10的侧壁S1以及第二图案化光致抗蚀剂层20的侧壁S2以外的衬垫层30，视实际需要而定。以本发明的方法，形成衬垫层30覆盖第一图案化光致抗蚀剂层10的侧壁S1，以及第二图案化光致抗蚀剂层20的侧壁S2，可填满第一图案化光致抗蚀剂层10以及第二图案化光致抗蚀剂层20之间的最短距离P，使衬垫层30在第一图案化光致抗蚀剂层10以及第二图案化光致抗蚀剂层20之间围绕出多个孔洞V。详细而言，各孔洞V可分别由覆盖第一图案化光致抗蚀剂层10的其中二侧壁S1的衬垫层30以及覆盖第二图案化光致抗蚀剂层20的对应二侧壁S2的衬垫层30形成，但本发明不以此为限。以衬垫层30填满第一图案化光致抗蚀剂层10以及第二图案化光致抗蚀剂层20之间的最短距离P，相较直接以第一图案化光致抗蚀剂层10以及第二图案化光致抗蚀剂层20互相接触围绕出孔洞V，形成衬垫层30的方法更能精确控制所欲形成的图案，故可具有更高的精密度。在一优选的实施例中，衬垫层30可例如以一原子层沉积制作工艺形成，如此可较以旋转涂布形成的第一图案化光致抗蚀剂层10以及第二图案化光致抗蚀剂层20具有更高的精确度。在一实施例中，衬垫层30可例如为一氧化衬垫层，但本发明不以此为限。
图4的上图为形成半导体装置的方法的俯视示意图，而图4的左下图为沿上图的线段AA’的剖面示意图，图4的右下图为沿上图的线段BB’的剖面示意图。将图3的第一图案化光致抗蚀剂层10、第二图案化光致抗蚀剂层20以及衬垫层30的图案转移至基底110中的材料层。在本实施例中，经由多次制作工艺逐步将第一图案化光致抗蚀剂层10、第二图案化光致抗蚀剂层20以及衬垫层30的图案转移至基底110中的各材料层。如图4所示，将第一图案化光致抗蚀剂层10、第二图案化光致抗蚀剂层20以及衬垫层30的图案逐步转移至氮化硅层114及氧化层116，而形成多个柱状结构10a/20a，且各柱状结构10a/20a包含一氮化硅层114’以及一氧化层116’，其中蚀刻转移的步骤以硅钨层112作为蚀刻停止层，而第1-3图中氮化硅层114及氧化层116上的有机介电层118以及含硅掩模底部抗反射涂层119则作为蚀刻转移过程中的硬掩模，使第一图案化光致抗蚀剂层10、第二图案化光致抗蚀剂层20以及衬垫层30的图案逐步转移至氮化硅层114及氧化层116，因而有机介电层118以及含硅掩模底部抗反射涂层119在图案转移的过程中移除。以下提供二逐步进行图案转移制作工艺的实施例，但本发明不限于此。
以下，图案转移的步骤仅涉及图1-图4的下图的剖面示意图的改变，为简化本发明以下图示仅绘示剖面示意图。
图5-图8绘示本发明一优选实施例中形成半导体装置的方法的剖面示意图，其中图5-图8的右图为图3的上图沿着线段BB’的剖面示意图，而图5-图8的左图为图3的上图沿着线段CC’的剖面示意图。如图5所示，进行一第一蚀刻制作工艺P1，先移除图3中覆盖第一图案化光致抗蚀剂层10的顶面T1上的衬垫层30，覆盖第二图案化光致抗蚀剂层20的顶面T2上的衬垫层30，以及覆盖第一图案化光致抗蚀剂层10及第二图案化光致抗蚀剂层20暴露出的含硅掩模底部抗反射涂层119上的衬垫层30，因而在图5中仅保留覆盖第一图案化光致抗蚀剂层10的侧壁S1上的一衬垫层30a，以及第二图案化光致抗蚀剂层20的侧壁S2上的衬垫层30a。并且，一并移除第一图案化光致抗蚀剂层10及第二图案化光致抗蚀剂层20暴露出的含硅掩模底部抗反射涂层119，而形成一含硅掩模底部抗反射涂层119a，并暴露出部分的有机介电层118。
接着，进行一第二蚀刻制作工艺P2，以移除第一图案化光致抗蚀剂层10、第二图案化光致抗蚀剂层20以及含硅掩模底部抗反射涂层119暴露出的有机介电层118，而形成一有机介电层118a，并暴露出部分的氧化层116，如图6所示。
接续，进行一第三蚀刻制作工艺P3，以移除衬垫层30a、含硅掩模底部抗反射涂层119a以及有机介电层118a暴露出的氧化层116、氮化硅层114以及硅钨层112，而形成一氧化层116a、一氮化硅层114a以及一硅钨层112a，如图7所示。在本实施例中，在进行第三蚀刻制作工艺P3时，也蚀刻硅钨层112以形成凹槽R1，因而硅钨层112a具有多个倒T形的剖面结构。再者，在蚀刻氧化层116以及氮化硅层114的同时，具有相似材料的衬垫层30a及含硅掩模底部抗反射涂层119a也被移除，但仅移除部分的有机介电层118a，并留下一有机介电层118b。
随即，移除有机介电层118b，而形成一硬掩模H1，如图8所示。硬掩模H1由下而上包含堆叠的硅钨层112a、氮化硅层114a以及氧化层116a。硬掩模H1可例如为形成电容的存储节点的硬掩模，但本发明不限于此。本发明以多次依序形成的光致抗蚀剂层搭配衬垫层围绕光致抗蚀剂层，而形成一图案层，再将此图案层转移至硬掩模层等材料层。如此一来，本发明可缩小所形成的图案层中的各图案之间的间距并增加图案的精密度。
图9-图11绘示本发明另一优选实施例中形成半导体装置的方法的剖面示意图。在本发明的另一实施例中，在进行图5的第一蚀刻制作工艺P1之后，可先移除第一图案化光致抗蚀剂层10以及第二图案化光致抗蚀剂层20，而在衬垫层30a中形成凹槽R2，如图9所示。
接着，进行一蚀刻制作工艺P4，移除衬垫层30a暴露出的含硅掩模底部抗反射涂层119a、有机介电层118、氧化层116、氮化硅层114以及硅钨层112，因而在硅钨层112中形成第一凹槽R3以及第二凹槽R4，如图10所示，如此一来形成由下而上堆叠的一硅钨层112b、一氮化硅层114b、一氧化层116b、一有机介电层118c以及一含硅掩模底部抗反射涂层119b，其中硅钨层112b具有第一凹槽R3的深度d1小于第二凹槽R4的深度d2。在一实施例中，第一凹槽R3以及第二凹槽R4交错排列。
具体而言，在一例中，本发明的结构可应用于如图12-图13所示形成一存储器单元200。图12绘示本发明一优选实施例中形成存储器单元的方法的俯视示意图。图13绘示图12沿着线段DD’、线段EE’的剖面示意图。图12-图13绘示包括一基底220、基底220的主动区部分222、埋于基底220中的字线230、基底220上的一掩模层240、以及掩模层240之间形成的凹槽R5。图10的硅钨层112b可对应为图12-图13的基底220上的掩模层240，而形成图10的第一凹槽R3或/以及第二凹槽R4的方法，可用来向下蚀刻形成图12-图13的存储器单元200的凹槽R5。基底220可例如为由下而上堆叠的一硅层、一氮化层以及一氧化层，但本发明不以此为限。
相对地，可形成与图12相反的结构。图14绘示本发明一优选实施例中形成存储器单元的方法的俯视示意图。如图14所示，图12的掩模层240取代为孔洞V1及孔洞V2，而图12中掩模层240之间形成的凹槽R5取代为掩模层240a。如此，形成多个孔洞结构，其中孔洞结构可包含孔洞V1及孔洞V2，且孔洞V1的深度不同于孔洞V2的深度。例如，孔洞V1的深度小于孔洞V2的深度，但本发明不限于此。再者，孔洞结构的底部可曝露出包含至少两种不同的材料，其中此些材料可包含硅、氧化硅或/及氮化硅。
或者，本发明可应用于图15的布局图，基底310可包含多个线图案312，其中线图案312沿着一方向X延伸。基底310可例如为由下而上堆叠的一硅层以及一氧化层，但本发明不以此为限。本发明中图10的剖面结构则可对应为沿着方向X的剖视图，其中图10的第一凹槽R3以及第二凹槽R4则可对应为孔洞V3及孔洞V4，而孔洞V3的开口形状可不同于孔洞V4的开口形状。孔洞V1的深度也可不同于孔洞V2的深度，视实际需要而定。
或者，本发明可应用于如图16绘示本发明一优选实施例中基底结构的俯视示意图。如图16所示，一基底410可包含主动区412及主动区414，其中主动区412可例如为多个突出的岛状结构，且各岛状结构之间可在后续制作工艺中以一绝缘层(形成绝缘层的一位置420)隔绝。本发明中图10的剖面结构则可对应为沿着线段FF’或线段GG’的剖视图，其中图10的第一凹槽R3以及第二凹槽R4则可对应为各主动区412之间的凹槽R6或凹槽R7，视实际需要而定。
接续，移除衬垫层30a、含硅掩模底部抗反射涂层119b以及有机介电层118c，如图11所示，而形成一硬掩模H2，其中硬掩模H2由下而上包含堆叠的硅钨层112b、氮化硅层114b以及氧化层116b。详细而言，硬掩模H2则包含多个柱状结构，而柱状结构由下而上包含堆叠的硅钨层112b的一突出部112b1、氮化硅层114b以及氧化层116b。硬掩模H2可例如为形成电容的存储节点的硬掩模，但本发明不限于此。本发明以多次依序形成的光致抗蚀剂层所围绕的衬垫层形成一图案层，再将此图案层转移至硬掩模层等材料层。如此一来，本发明可缩小所形成的图案层中的各图案的间距并增加图案的精密度。
综上所述，本发明提出一种半导体装置及其形成方法，其依序形成一第一图案化光致抗蚀剂层以及一第二图案化光致抗蚀剂层于基底上，再形成一衬垫层覆盖第一图案化光致抗蚀剂层以及第二图案化光致抗蚀剂层的侧壁。如此，则可将第一图案化光致抗蚀剂层、第二图案化光致抗蚀剂层以及衬垫层的图案，或者移除第一图案化光致抗蚀剂层以及第二图案化光致抗蚀剂层而仅将衬垫层的图案，转移至下层的材料层。本发明以多次形成光致抗蚀剂再进行一次蚀刻的方法可增加图案的精密度。再者，由于形成衬垫层较仅涂布光致抗蚀剂层更能精确控制所形成的图案，故搭配衬垫层围绕第一图案化光致抗蚀剂层以及第二图案化光致抗蚀剂层可提高所形成的图案的精密度。较佳者，衬垫层是以一原子层沉积制作工艺形成，但本发明不以此为限。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (18)

1.一种形成半导体装置的方法，包含有：
形成第一图案化光致抗蚀剂层于基底上；
在形成该第一图案化光致抗蚀剂层于该基底上之后，形成第二图案化光致抗蚀剂层于该基底上，其中该第一图案化光致抗蚀剂层与该第二图案化光致抗蚀剂层交错排列；以及
形成衬垫层覆盖该第一图案化光致抗蚀剂层以及该第二图案化光致抗蚀剂层的侧壁，以围绕出多个孔洞，其中各该些孔洞分别由覆盖该第一图案化光致抗蚀剂层的其中二侧壁的该衬垫层以及覆盖该第二图案化光致抗蚀剂层的对应二侧壁的该衬垫层形成。
2.如权利要求1所述的形成半导体装置的方法，其中该衬垫层覆盖该第一图案化光致抗蚀剂层以及该第二图案化光致抗蚀剂层的该些侧壁以及顶面。
3.如权利要求1所述的形成半导体装置的方法，其中该衬垫层包含氧化衬垫层。
4.如权利要求1所述的形成半导体装置的方法，其中该衬垫层以原子层沉积制作工艺形成。
5.如权利要求1所述的形成半导体装置的方法，其中该基底包含由下而上堆叠的硅钨层、氮化硅层、氧化层、有机介电层以及含硅掩模底部抗反射涂层。
6.如权利要求5所述的形成半导体装置的方法，还包含：
进行第一蚀刻制作工艺，以移除覆盖该第一图案化光致抗蚀剂层的顶面、覆盖该第二图案化光致抗蚀剂层的顶面以及覆盖该含硅掩模底部抗反射涂层的顶面的该衬垫层，以及移除该第一图案化光致抗蚀剂层及该第二图案化光致抗蚀剂层暴露出的该含硅掩模底部抗反射涂层，但保留覆盖该第一图案化光致抗蚀剂层的侧壁以及覆盖该第二图案化光致抗蚀剂层的侧壁的该衬垫层。
7.如权利要求6所述的形成半导体装置的方法，还包含：
进行第二蚀刻制作工艺，以移除该第一图案化光致抗蚀剂层、该第二图案化光致抗蚀剂层以及该含硅掩模底部抗反射涂层暴露出的该有机介电层。
8.如权利要求7所述的形成半导体装置的方法，还包含：
进行第三蚀刻制作工艺，以移除该衬垫层、该含硅掩模底部抗反射涂层以及该有机介电层暴露出的该氧化层以及该氮化硅层。
9.如权利要求8所述的形成半导体装置的方法，其中在进行该第三蚀刻制作工艺时，蚀刻该硅钨层以形成凹槽。
10.如权利要求6所述的形成半导体装置的方法，在进行该第一蚀刻制作工艺之后，还包含：
移除该第一图案化光致抗蚀剂层以及该第二图案化光致抗蚀剂层。
11.如权利要求10所述的形成半导体装置的方法，还包含：
进行蚀刻制作工艺，移除该衬垫层暴露出的该含硅掩模底部抗反射涂层、该有机介电层、该氧化层、该氮化硅层以及该硅钨层，因而在该硅钨层中形成第一凹槽以及第二凹槽，其中该些第一凹槽的深度小于该些第二凹槽的深度。
12.一种如权利要求9所述的方法形成的半导体装置，其特征在于，包含有：
多个柱状结构设置于一层上，其中该层包含第一凹槽以及第二凹槽，其中该些第一凹槽的深度小于该些第二凹槽的深度。
13.如权利要求12所述的半导体装置，其中各该些柱状结构包含由下而上堆叠的该层的突出部、氮化硅层以及氧化层。
14.如权利要求12所述的半导体装置，其中该层包含一硅钨层。
15.如权利要求12所述的半导体装置，其中该些第一凹槽以及该些第二凹槽交错排列。
16.一种如权利要求11所述的方法形成的半导体装置，其特征在于，包含有：
多个孔洞结构设置于一层中，其中该层包含第一孔洞以及第二孔洞，其中该些第一孔洞的深度小于该些第二孔洞的深度。
17.如权利要求16所述的半导体装置，其中各该些孔洞结构的底部曝露出包含至少两种不同的材料。
18.如权利要求17所述的半导体装置，其中各该些孔洞结构的底部材料包含硅、氧化硅或/及氮化硅。
CN201811182653.0A 2018-10-11 2018-10-11 半导体装置及其形成方法 Active CN110707004B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201811182653.0A CN110707004B (zh) 2018-10-11 2018-10-11 半导体装置及其形成方法
US16/174,237 US11081353B2 (en) 2018-10-11 2018-10-29 Semiconductor device and manufacturing method thereof
US17/359,634 US20210327706A1 (en) 2018-10-11 2021-06-27 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811182653.0A CN110707004B (zh) 2018-10-11 2018-10-11 半导体装置及其形成方法

Publications (2)

Publication Number Publication Date
CN110707004A CN110707004A (zh) 2020-01-17
CN110707004B true CN110707004B (zh) 2022-02-18

Family

ID=69192551

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811182653.0A Active CN110707004B (zh) 2018-10-11 2018-10-11 半导体装置及其形成方法

Country Status (2)

Country Link
US (2) US11081353B2 (zh)
CN (1) CN110707004B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113130308A (zh) * 2021-03-01 2021-07-16 上海华力集成电路制造有限公司 离子注入区的形成方法
US11996290B2 (en) * 2021-08-11 2024-05-28 Fujian Jinhua Integrated Circuit Co., Ltd. Semiconductor structure, method for fabricating thereof, and method for fabricating semiconductor layout

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070197014A1 (en) * 2006-02-17 2007-08-23 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
US20110171815A1 (en) * 2010-01-12 2011-07-14 Sandisk 3D Llc Patterning method for high density pillar structures
US8389383B1 (en) * 2011-04-05 2013-03-05 Micron Technology, Inc. Patterned semiconductor bases, and patterning methods
US20140273441A1 (en) * 2013-03-15 2014-09-18 Samsung Electronics Co., Ltd. Method for forming patterns of semiconductor device using sadp process
CN105140100A (zh) * 2014-05-28 2015-12-09 台湾积体电路制造股份有限公司 使用双重图案化的自对准纳米线的形成
TW201635345A (zh) * 2014-12-26 2016-10-01 三星電子股份有限公司 製造半導體裝置的方法
CN108470678A (zh) * 2018-03-29 2018-08-31 德淮半导体有限公司 半导体结构及其形成方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7767570B2 (en) * 2006-03-22 2010-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy vias for damascene process
US20080113483A1 (en) * 2006-11-15 2008-05-15 Micron Technology, Inc. Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
KR20090016841A (ko) * 2007-08-13 2009-02-18 주식회사 하이닉스반도체 반도체 소자 제조 방법
US9390909B2 (en) * 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
US8969207B2 (en) * 2013-03-13 2015-03-03 Globalfoundries Inc. Methods of forming a masking layer for patterning underlying structures
US9293343B2 (en) * 2014-07-02 2016-03-22 Samsung Electronics Co., Ltd. Method of forming patterns of semiconductor device
KR102325201B1 (ko) 2015-04-22 2021-11-11 삼성전자주식회사 반도체 소자의 제조 방법
CN110707038B (zh) * 2018-09-10 2022-03-22 联华电子股份有限公司 半导体装置及其形成方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070197014A1 (en) * 2006-02-17 2007-08-23 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
US20110171815A1 (en) * 2010-01-12 2011-07-14 Sandisk 3D Llc Patterning method for high density pillar structures
US8389383B1 (en) * 2011-04-05 2013-03-05 Micron Technology, Inc. Patterned semiconductor bases, and patterning methods
US20140273441A1 (en) * 2013-03-15 2014-09-18 Samsung Electronics Co., Ltd. Method for forming patterns of semiconductor device using sadp process
CN105140100A (zh) * 2014-05-28 2015-12-09 台湾积体电路制造股份有限公司 使用双重图案化的自对准纳米线的形成
TW201635345A (zh) * 2014-12-26 2016-10-01 三星電子股份有限公司 製造半導體裝置的方法
CN108470678A (zh) * 2018-03-29 2018-08-31 德淮半导体有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
US20210327706A1 (en) 2021-10-21
US20200118812A1 (en) 2020-04-16
CN110707004A (zh) 2020-01-17
US11081353B2 (en) 2021-08-03

Similar Documents

Publication Publication Date Title
KR20190055718A (ko) 반도체 디바이스의 패터닝 방법 및 그 결과의 구조물
KR20180045892A (ko) 분해능이하 기판 패터닝을 위한 에칭 마스크를 형성하는 방법
US9214356B2 (en) Mechanisms for forming patterns
US20110312184A1 (en) Method for forming pattern of semiconductor device
US8951918B2 (en) Method for fabricating patterned structure of semiconductor device
KR20110058366A (ko) 반도체 소자의 미세 패턴 형성방법
US6743693B2 (en) Method of manufacturing semiconductor memory
US20090023298A1 (en) Inverse self-aligned spacer lithography
CN110391133B (zh) 图案化方法
US20210327706A1 (en) Semiconductor device
TWI721332B (zh) 包含有在ｒａｍ位置的主動區而具有沉積所決定之間距的半導體裝置
KR101096907B1 (ko) 반도체 소자 및 그 형성방법
CN117080054B (zh) 半导体结构的制备方法
US9412612B2 (en) Method of forming semiconductor device
US11367618B2 (en) Semiconductor patterning process
CN115132572B (zh) 半导体器件及其制造方法
KR20080074529A (ko) 반도체 소자의 콘택 형성 방법
CN109003937B (zh) 半导体存储器件的制作方法
CN111834213A (zh) 半导体器件及其形成方法
TW201537620A (zh) 半導體元件的製作方法
CN111063611B (zh) 微图案刻蚀方法
CN111341725B (zh) 半导体图案的制作方法
KR100953053B1 (ko) 반도체 소자의 미세 패턴 형성 방법
TWI814409B (zh) 半導體結構的形成方法
TWI822307B (zh) 製作選擇閘與字元線的雙重圖案方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant