CN113173557A - 一种垂直纳米线阵列的制备方法 - Google Patents
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Abstract
本发明涉及一种垂直纳米线阵列的制备方法，采用两次自对准的侧墙转移技术工艺形成纳米尺度两层侧墙交叉阵列，利用氧化硅与氮化硅的选择比及二次侧墙阵列交叉位置的高度差的反应离子刻蚀(RIE)刻蚀，形成氮化硅纳米点阵列，再以氮化硅点阵列为掩膜刻蚀衬底硅，形成垂直纳米线阵列，最后通过酸性溶液腐蚀残留的氮化硅和氧化硅，制备出高纯度、无损伤、有序垂直排列的硅纳米线。
Description
技术领域
本发明涉及半导体集成技术领域，尤其涉及一种垂直纳米线阵列的制备方法。
背景技术
垂直纳米线(V-SiNW)是制造和发展晶体管、微型机电系统、光学传感器、和硅基电池的关键结构。垂直硅纳米线阵列是一种特别的硅纳米结构，在下一代光伏、光催化、传感器件等方面表现出了巨大的潜力。
但是目前，V-SiNW阵列的制备方法有电子束光刻与刻蚀、气-液-固(VLS)合成、溶液-液体-固体(SLS)合成、反应离子刻蚀和金属辅助化学蚀刻法来制备硅纳米线。电子束曝光和刻蚀方案制备效率低、成本高，不能用于大规模制备和应用；VLS合成能制备出单晶硅纳纳米线在合成过程中金属催化剂金会扩散到纳米线内，影响纳米线的电性能且与cmos不兼容；通过溶液-液体-固体(SLS)法制备分散硅纳米线具有成本低、具有大规模生产潜力的优点，但是难以制备高度有序的VA-SiNW阵列；金属辅助化学刻蚀(MACE)可以制备具有高结构保真度和纯度的硅纳米结构，然而金属辅助化学刻蚀的制备方法难以控制纳米阵列的尺寸和均匀性。
发明内容
为了克服上述技术问题，本发明提出一种垂直纳米线阵列制备的方法，采用两次侧墙转移技术，首先形成氮化硅点阵列，并以氮化硅纳米点阵列为掩膜图像，向硅衬底刻蚀形成V-SiNW阵列。
一种垂直纳米线阵列的制备方法，其特征在于：
提供衬底；
依次生长第一牺牲层、第二牺牲层，使得第二牺牲层形成多个第一长条图案；
形成第一掩膜层；
刻蚀所述多个第一长条图案上表面的第一掩膜层，使得所述多个第一长条图案两侧的第一掩膜层形成第一侧墙；
刻蚀掉第二牺牲层形成多个第一长条图案；
依次生长第三牺牲层、第四牺牲层，使得第四牺牲层形成多个第二长条图案，所述第二长条图案与所示第一长条图案垂直；
形成第二掩膜层；
刻蚀所述多个第二长条图案上表面的第二掩膜层，使得所述多个第二长条图案两侧的第二掩膜层形成第二侧墙；
刻蚀掉第四牺牲层形成多个第二长条图案；
刻蚀掉暴露出的第三牺牲层；
刻蚀掉第一侧墙和第二侧墙，暴露出第一侧墙和第二侧墙交叉处残留的第三牺牲层；
刻蚀掉残留的第三牺牲层，暴露出第一侧墙形成的纳米线掩膜；
以所述纳米线掩膜为掩膜继续刻蚀第一牺牲层和衬底，形成纳米线阵列。
本发明主要采用两次自对准的侧墙转移技术工艺形成纳米尺度两层侧墙交叉阵列，利用氧化硅与氮化硅的选择比及二次侧墙阵列交叉位置的高度差的反应离子刻蚀(RIE)刻蚀，形成氮化硅纳米点阵列，再以氮化硅点阵列为掩膜刻蚀衬底硅，形成垂直纳米线阵列，最后通过酸性溶液腐蚀残留的氮化硅和氧化硅，制备出高纯度、无损伤、有序垂直排列的硅纳米线。
与现有技术相比，本发明有益的技术效果为：本发明提供的垂直纳米线的制备方法可以得到纳米线阵列位置，尺寸和距离可控，能实现大规模的均匀的纳米线制备，可以控制硅纳米线阵列的有序分布，可获得较高、较纯的纳米线结构，对阵列几何形状的精确控制，制备效率高。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。
图1为本发明衬底上依次生长第一牺牲层、第一刻蚀阻挡层和第一核心层的剖面示意图。
图2为本发明依次刻蚀第一核心层和第一刻蚀阻挡层形成顶模和芯模沿X方向的剖面示意图。
图3为本发明去掉顶模沿X方向的剖面示意图。
图4为本发明形成第一掩膜层沿X方向的剖面示意图。
图5为本发明形成第一侧墙沿X方向的剖面示意图。
图6为本发明依次生长第二牺牲层、第二刻蚀阻挡层和第二核心层沿X方向的剖面示意图。
图7为本发明形成第二顶模的俯视图。
图8为本发明形成第二芯模的俯视图。
图9A-B为本发明形成第二掩膜层沿Y、X方向的剖面示意图。
图10A-B为本发明形成第二侧墙沿Y、X方向的剖面示意图。
图11A-B为本发明去掉第二芯模沿Y、X方向的剖面示意图。
图12A为本发明去掉第二芯模沿Y方向的剖面示意图，图12B为去掉第二芯模沿X方向且在第一侧墙和第二侧墙交叉的剖面示意图。
图13A-B为本发明去掉第二牺牲层沿Y、X方向的剖面示意图。
图14为本发明为沿X方向第一侧墙和第二侧墙交叉处“门”型掩膜的剖面示意图。
图15A-C为本发明依次形成纳米点掩膜、并依次为掩膜刻蚀衬底形成纳米线的示意图。
图16为本发明SOI和SiGe衬底上形成的纳米线整列的示意图。
具体实施方式
以下，将参照附图来描述本发明的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本发明的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
在本实施例中，提供一种用于垂直纳米线的制备方法。结合图1-16为本发明的垂直纳米线的制备工艺示意图，制备包括：
提供衬底101；
衬底101是适合于形成一个或多个IC器件的半导体晶圆的部分，例如可以采用硅(Si)衬底、绝缘体上硅(SOI)、SiGe外延衬底；
垂直纳米线的制备从衬底101开始，衬底101为硅(Si)衬底、绝缘体上硅(SOI)或锗化硅(SiGe)。采用热氧化、化学气相沉积、溅射(sputtering)等工艺在衬底101上依次沉积第一牺牲层102、第一刻蚀阻挡层103和第一核心层104，在一个实施例中，第一牺牲层102为二氧化硅(SiO2)、第一刻蚀阻挡层103为非晶硅(a-si)层、第一核心层104为氮化硅(Si3N4)层，如图1所示。
刻蚀第一核心层104形成多个顶模104-a，第一顶模104-a的长度方式为X方向，相邻第一顶模104-a之间露出第一刻蚀阻挡层103的表面，在一个实施例中，第一顶模104-a为多个等间隔的长条。以第一顶模104-a为掩膜继续刻蚀第一刻蚀阻挡层103，使得第一刻蚀阻挡层103形成与第一顶模104-a形状相同的第一芯模103-a，多个第一芯模103-a之间露出牺牲层102，如图2所示。
然后采用定向刻蚀，去掉多个第一顶模104-a，露出第一芯模103-a上表面。采用沉积工艺形成第一掩膜层105覆盖第一芯模103-a和暴露出的第一牺牲层102的表面。然后采用定向刻蚀工艺，刻蚀第一芯模103-a上表面和第一牺牲层102表面的第一掩膜层105，第一芯模103-a两侧剩余的第一掩膜层105形成第一侧墙105-a，且相邻第一芯模103-a的第一侧墙105-a之间还露出第一牺牲层102的表面，如图3、4所示。
采用刻蚀工艺，去除第一芯模103-a，第一侧墙105-a作为后续刻蚀的掩膜，在一个实施例中采用湿法刻蚀，且采用相比第一牺牲层102和第一芯模103-a具有较大的刻蚀选择比的刻蚀剂，可以在刻蚀去除第一芯模103-a时，不会刻蚀掉第一牺牲层102，且可以避免第一侧墙105-a发生底切而导致第一侧墙倒塌的现象，如图5所示，至此实现了第一次自对准的侧墙转移(STL)工艺。
在第一侧墙105-a和暴露出第一牺牲层102表面采用热氧化、化学气相沉积、溅射(sputtering)等工艺依次沉积第二牺牲层102’、第二刻蚀阻挡层103’和第二核心层104’，在一个实施例中，第二牺牲层102’为二氧化硅(SiO2)、第二刻蚀阻挡层103’为非晶硅(a-si)层、第二核心层104’为氮化硅(Si3N4)层，如图6所示。
刻蚀第二核心层104’形成多个第二顶模104’-a，第二顶模104’-a的长度方式为Y方向，Y方向在平面内垂直于X方向。相邻第二顶模104’-a之间暴露出第二刻蚀阻挡层103’的表面，在一个实施例中，第二顶模104’-a为多个等间隔的长条。以第二顶模104’-a为掩膜继续刻蚀第二刻蚀阻挡层103’，使得第二刻蚀阻挡层103’形成与第二顶模104’-a形状相同的第二芯模103’-a，多个第二芯模103’-a之间暴露出第二牺牲层102’，如图7-8所示。
然后采用定向刻蚀，去掉多个第二顶模104’-a，露出第二芯模103’-a上表面。采用沉积工艺形成第二掩膜层105’覆盖第二芯模103’-a和暴露出的第二牺牲层102’的表面。采用定向刻蚀工艺，刻蚀第二芯模103’-a上表面和第二牺牲层102’表面的第二掩膜层105’，第二芯模103’-a两侧剩余的第二掩膜层形成第二侧墙105’-a，且相邻第二芯模103’-a的第二侧墙105’-a之间暴露出第二牺牲层102’的表面，如图9-10所示。
采用刻蚀工艺，去除第二芯模103’-a，在一个实施例中采用湿法刻蚀，且采用相比第二牺牲层102’和第二芯模103’-a具有较大的刻蚀选择比的刻蚀剂，可以在刻蚀去除第二芯模103’-a时，不会刻蚀掉第二牺牲层102’，且可以避免第二侧墙发生底切而导致第二侧墙倒塌的现象。第二侧墙105’-a与覆盖着第二牺牲层102’的第一侧墙105-a相垂直，如图11A-B所示，至此实现了第二次自对准的侧墙转移(SIT)工艺。
采用刻蚀工艺刻蚀掉暴露出的第二牺牲层102’，第二侧墙105’-a与第一侧墙105-a垂直交叉设置的区域还包括残留的第二牺牲层102’形成的“门”型图案掩膜102’-a。采用刻蚀工艺刻蚀掉第二侧墙105’-a与第一侧墙105-a，使得“门”型图案掩膜102’-a暴露出来，“门”型图案掩膜102’-a下包括残留的第一侧墙105-a形成的纳米点掩膜105-b，如图12A-B所示。在一个实施例中刻蚀工艺为反应离子刻蚀(RIE)刻蚀，利用氧化硅与氮化硅的选择比及二次侧墙阵列交叉位置的高度差的反应离子刻蚀(RIE)刻蚀，形成纳米点阵列。
采用刻蚀工艺刻蚀掉“门”型图案掩膜105-a和第一牺牲层102，采用过刻蚀，使得未在纳米点掩膜下的所有第一、二牺牲层102、102’均刻蚀掉，暴露出衬底101，其中纳米点掩膜105-b下包括残留的第一牺牲层102形成的纳米点掩膜纳米点掩膜102-a，如图13、14所示。
采用刻蚀工艺，以纳米点掩膜105-b、102-a为掩膜继续刻蚀衬底101，从而在衬底101上形成多根纳米线，去掉纳米线顶部的纳米点掩膜105-b、102-a，即可在衬底101上形成垂直纳米线阵列，如图15A-C所示。
形成的垂直纳米线宽度为180A/±10A，长度60-80nm，高度1000A/±30A，垂直度60°-90°，垂直纳米线之间的间距80-500nm。
以绝缘体上硅(SOI)衬底和SiGe外延沉底制备的纳米线如图16所示，工艺如上所述，在此不再赘述。其中以SiGe外延沉底制备的纳米线上为SiGe段和Si段的叠层。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
本发明主要采用两次自对准的侧墙转移技术工艺形成纳米尺度两层侧墙交叉阵列，利用氧化硅与氮化硅的选择比及二次侧墙阵列交叉位置的高度差的反应离子刻蚀(RIE)刻蚀，形成氮化硅纳米点阵列，再以氮化硅点阵列为掩膜刻蚀衬底硅，形成垂直纳米线阵列，最后通过酸性溶液腐蚀残留的氮化硅和氧化硅，制备出高纯度、无损伤、有序垂直排列的硅纳米线。提供的垂直纳米线的制备方法可以得到纳米线阵列位置，尺寸和距离可控，能实现大规模的均匀的纳米线制备，可以控制硅纳米线阵列的有序分布，可获得较高、较纯的纳米线结构，对阵列几何形状的精确控制，制备效率高。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (7)
1.一种垂直纳米线阵列的制备方法，其特征在于：
提供衬底；
依次生长第一牺牲层、第二牺牲层，使得第二牺牲层形成多个第一长条图案；
形成第一掩膜层；
刻蚀所述多个第一长条图案上表面的第一掩膜层，使得所述多个第一长条图案两侧的第一掩膜层形成第一侧墙；
刻蚀掉第二牺牲层形成多个第一长条图案；
依次生长第三牺牲层、第四牺牲层，使得第四牺牲层形成多个第二长条图案，所述第二长条图案与所示第一长条图案垂直；
形成第二掩膜层；
刻蚀所述多个第二长条图案上表面的第二掩膜层，使得所述多个第二长条图案两侧的第二掩膜层形成第二侧墙；
刻蚀掉第四牺牲层形成多个第二长条图案；
刻蚀掉暴露出的第三牺牲层；
刻蚀掉第一侧墙和第二侧墙，暴露出第一侧墙和第二侧墙交叉处残留的第三牺牲层；
刻蚀掉残留的第三牺牲层，暴露出第一侧墙形成的纳米点掩膜；
以所述纳米点掩膜为掩膜继续刻蚀第一牺牲层和衬底，形成纳米线阵列。
2.根据权利要求1所述的方法，其特征在于：所述衬底为硅(Si)衬底、绝缘体上硅(SOI)、SiGe外延衬底。
3.根据权利要求2所述的方法，其特征在于：所述第二牺牲层、第四牺牲层分别包括刻蚀阻挡层和核心层。
4.根据权利要求3所述的方法，其特征在于：先在核心层上形成多个第一长条图案的顶模，再在刻蚀阻挡层形成多个第一长条图案的芯模。
5.根据权利要求3所述的方法，其特征在于：刻蚀阻挡层和核心层分别为非晶硅(a-si)层、氮化硅(Si3N4)层。
6.根据权利要求3所述的方法，其特征在于：垂直纳米线宽度为180A/±10A，长度60-80nm，高度1000A/±30A，垂直度60°-90°，垂直纳米线之间的间距80-500nm。
7.根据权利要求1所述的方法，其特征在于：第一、二掩膜层为氮化硅(Si3N4)层。
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- 2021-03-12 CN CN202110270115.2A patent/CN113173557A/zh active Pending
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