CN104377232A - 具有一个或多个半导体柱形件的半导体布置 - Google Patents

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Abstract

本发明提供了一种半导体布置，包括衬底区和从衬底区凸起的第一半导体柱形件。半导体布置包括从衬底区凸起的第二半导体柱形件。第二半导体柱形件与第一半导体柱形件分离第一距离。第一距离介于约10nm至约30nm之间。本发明还提供了一种形成半导体布置的方法。

Description

具有一个或多个半导体柱形件的半导体布置
技术领域
本发明总体涉及半导体领域，更具体地，涉及半导体布置。
背景技术
在垂直晶体管中，在衬底上方形成垂直柱形件。形成栅电极以环绕垂直柱形件，同时垂直柱形件中被环绕的部分形成垂直晶体管的沟道。垂直柱形件可以是由半导体材料形成的垂直纳米线。
发明内容
提供本发明概要，从而以简要的形式介绍在下文中进一步详加描述的概念集合。本概要不是对所要求保护的主题的广泛性概述，其没有确定所要求保护的主题的关键因素或基本特征，也不用于限制所要求的主题的范围。
本文提供了用于形成半导体布置的一种或多种技术以及所形成的结构。
以下说明和附图阐述某些说明性的方面和实施方式。这些仅说明了用来实现一个或多个方面的多种方式中的几种方式。当结合附图考虑时，本发明的其他方面、优势和/或新型特征将根据以下详细说明而变得显而易见。
根据本发明的一个方面，提供了一种半导体布置，包括：衬底区；第一半导体柱形件，从衬底区凸起；以及第二半导体柱形件，从衬底区凸起，第二半导体柱形件与第一半导体柱形件分离第一距离，第一距离介于约10nm至约30nm之间。
优选地，第一半导体柱形件的截面基本上为圆形。
优选地，第二半导体柱形件沿着第一轴与第一半导体柱形件分离第一距离。
优选地，该半导体布置包括从衬底区凸起的第四半导体柱形件，第四半导体柱形件与第一半导体柱形件分离第一距离。
优选地，第四半导体柱形件沿着第一轴与第一半导体柱形件分离第一距离。
优选地，该半导体布置包括从衬底区凸起的第五半导体柱形件，第五半导体柱形件沿着基本垂直于第一轴的第二轴，与第一半导体柱形件分离第二距离。
优选地，沿着第一半导体柱形件的第一位置处的第一截面尺寸小于沿着第一半导体柱形件的第二位置处的第二截面尺寸。
优选地，第一半导体柱形件包括硅和多晶硅中的至少一种。
优选地，该半导体布置包括围绕第一半导体柱形件的至少一部分的栅电极。
根据本发明的另一方面，提供了一种半导体布置，包括：衬底区；第一半导体柱形件，从衬底区凸起；第二半导体柱形件，从衬底区凸起，第二半导体柱形件沿着第一轴与第一半导体柱形件分离第一距离，第一距离介于约10nm至约30nm之间；以及第三半导体柱形件，从衬底区凸起，第三半导体柱形件沿着基本垂直于第一轴的第二轴与第一半导体柱形件分离第二距离，第二距离介于约10nm至约30nm之间。
优选地，第一半导体柱形件的截面基本上为圆形。
优选地，该半导体布置包括从衬底区凸起的第四半导体柱形件，第四半导体柱形件与第一半导体柱形件分离第一距离。
优选地，第四半导体柱形件沿着第一轴与第一半导体柱形件分离第一距离。
优选地，该半导体布置包括从衬底区凸起的第五半导体柱形件，第五半导体柱形件沿着第二轴与第一半导体柱形件分离第二距离。
根据本发明的又一方面，提供了一种形成半导体布置的方法，包括：在衬底区上方形成第一掩模区；在第一掩模区上方形成第二掩模区；图案化第一掩模区和第二掩模区；以及由位于在第一掩模区下方的衬底区形成第一半导体柱形件和第二半导体柱形件，第二半导体柱形件与第一半导体柱形件分离第一距离，第一距离介于约10nm至约30nm之间。
优选地，第一掩模区包括第一掩模部分和第二掩模部分，第二掩模区包括第三掩模部分和第四掩模部分，图案化包括：去除第四掩模部分以及位于第四掩模部分下方的第二掩模部分的第四区；以及去除第三掩模部分和第一掩模部分。
优选地，在第三掩模部分下方的第二掩模部分的第二区下方，形成第一半导体柱形件和第二半导体柱形件。
优选地，第一掩模区包括第一掩模部分和第二掩模部分，第二掩模区包括第三掩模部分和第四掩模部分，图案化包括：去除第三掩模部分以及位于第三掩模部分下方的第一掩模部分的第一区；以及去除第四掩模部分和第二掩模部分。
优选地，在第四掩模部分下方的第一掩模部分的第三区下方，形成第一半导体柱形件和第二半导体柱形件。
优选地，该方法包括：由位于第一掩模区下方的衬底区形成第三半导体柱形件，第三半导体柱形件与第一半导体柱形件分离第二距离，第二距离介于约10nm至约30nm之间。
附图说明
当结合附图一起阅读时，从以下详细说明可以理解本发明的多个方面。应理解，不必须按比例绘制附图中的元件和/或结构。因此，为了论述清楚起见，不同部件的尺寸可以被任意地增加和/或缩小。
图1示出了根据实施例的部分半导体布置；
图2示出了根据实施例的部分半导体布置；
图3示出了根据实施例的部分半导体布置；
图4a示出了根据实施例的形成与形成半导体布置相关的第一掩模区；
图4b示出了根据实施例的形成与形成半导体布置相关的第一掩模区；
图5示出了根据实施例的形成与形成半导体布置相关的第二掩模区；
图6a示出了根据实施例的图案化与形成半导体布置相关的第一掩模区和第二掩模区；
图6b示出了根据实施例的图案化与形成半导体布置相关的第一掩模区和第二掩模区；
图7a示出了根据实施例的部分半导体布置；
图7b示出了根据实施例的部分半导体布置；
图7c示出了根据实施例的部分半导体布置；
图8示出了根据实施例的形成与形成半导体布置相关的第一半导体柱形件和第二半导体柱形件；
图9示出了根据实施例的形成与形成半导体布置相关的第一半导体柱形件和第二半导体柱形件；
图10示出了根据实施例的形成与形成半导体布置相关的第一半导体柱形件和第二半导体柱形件；
图11a示出了根据实施例的图案化与形成半导体布置相关的第一掩模区和第二掩模区；
图11b示出了根据实施例的图案化与形成半导体布置相关的第一掩模区和第二掩模区；
图12a示出了根据实施例的部分半导体布置；
图12b示出了根据实施例的部半导体布置分；
图12c示出了根据实施例的部分半导体布置；
图13示出了根据实施例的形成与形成半导体布置相关的第一半导体柱形件和第二半导体柱形件；
图14a示出了根据实施例的形成与形成半导体布置相关的第一半导体柱形件和第二半导体柱形件；
图14b示出了根据实施例的形成与形成半导体布置相关的第一半导体柱形件和第二半导体柱形件；
图15示出了根据实施例的部分半导体布置；
图16a示出了根据实施例的部分半导体布置；
图16b示出了根据实施例的部分半导体布置；
图16c示出了根据实施例的部分半导体布置；
图16d示出了根据实施例的部分半导体布置；以及
图17示出了根据实施例的形成半导体布置的方法。
具体实施方式
现在参考附图描述所要求保护的主题，其中，在通篇说明书中，相似的参考标号通常用于代表相似的元件。在以下说明中，为了解释的目的，阐述大量的具体细节，以理解所要求保护的主题。然而，明显地，在没有这些具体细节的情况下，可以实现所要求的主题。在其他情形中，以框图的形式示出结构和器件，以便于描述所要求保护的主题。
本文中提供了用于形成半导体布置的一种或多种技术以及由此形成的结构。
图1是示出了根据一些实施例的半导体布置100的一部分的截面图。在实施例中，半导体布置100包括衬底区102。衬底区102包括单一或组合形成的任何多种材料，例如，诸如硅、多晶硅以及锗等。根据一些实施例，衬底区102包括外延层、绝缘体上硅（SOI）结构等。根据一些实施例，衬底区102相当于晶圆或由晶圆形成的管芯。
根据一些实施例，半导体布置100包括第一掩模材料110。在一个实施例中，在衬底区102上方形成第一掩模材料110。第一掩模材料110包括任何多种的材料，例如，诸如氧化物、二氧化硅（SiO2）等。根据一些实施例，通过沉积、外延生长、热生长等形成第一掩模材料110。
根据一些实施例，图案化第一掩模材料110以形成一个或多个第一开口112。在一些实施例中，第一开口112包括介于第一掩模材料110的相邻部分之间的距离114。在一些实施例中，距离114介于约20纳米（nm）至约40nm之间。在一个实施例中，距离114为约30nm。在一些实施例中，第一掩模材料110包括介于约5nm至约15nm之间的厚度116。在一个实施例中，厚度116为约10nm。在一些实施例中，间距118包括第一掩模材料110的一端120与相邻第一掩模材料110的一端122分离的距离。根据一些实施例，间距118介于约25nm至约55nm之间。在一个实施例中，间距118为约40nm。
转到图2，在一个实施例中，形成第二掩模材料200。在一个实施例中，在衬底区102上方形成第二掩模材料200。第二掩模材料200包括任何多种材料，例如，诸如氮化物、Si3N3等。在一些实施例中，第二掩模材料200包括与第一掩模材料110不同的材料。在一个实施例中，第一掩模材料110包括SiO2，而第二掩模材料200包括Si3N3。根据一些实施例，通过沉积、外延生长等形成第二掩模材料200。
根据一些实施例，图案化第二掩模材料200，以形成一个或多个第二开口202。在一些实施例中，第二开口202包括距离204。在一些实施例中，距离204介于约5nm至约15nm之间。在一个实施例中，距离204为约10nm。在一些实施例中，第二掩模材料200包括介于约5nm至约15nm之间的厚度210。在一个实施例中，厚度210为约10nm。在一些实施例中，图案化第二掩模材料200，以将其设置在第一掩模材料110的两侧。
现在转到图3，在一个实施例中，在衬底区102、图1和图2所示的第二掩模材料200和第一掩模材料110的已有部分上方形成第一掩模材料110。在一个实施例中，在第二开口202（在图2中示出）内形成第一掩模材料110。在一个实施例中，第一掩模材料110包括高度300，其大于第二掩模材料200的高度302。根据一些实施例，通过沉积、外延生长等形成第一掩模材料110。
现在转到图4a，在一个实施例中，平坦化第一掩模材料110和第二掩模材料200。在一些实施例中，通过化学机械抛光（CMP）工艺平坦化第一掩模材料110和第二掩模材料200。根据一些实施例，第一掩模材料110和第二掩模材料200包括间距400。在一个实施例中，间距400包括第一掩模材料110和第二掩模材料200的厚度。在一些实施例中，间距400介于约10nm至约30nm之间。在一个实施例中，间距400为约20nm。根据一些实施例，间距400约为图1中所示间距118的一半。因此，图4a所示的相邻或附近的掩蔽材料的实体之间的间距约为图1所示的间距的一半。
图4b是图4a所示实施例的透视图，其中，第一掩模材料110和第二掩模材料200共同限定或组成第一掩模区410。根据一些实施例，第一掩模区410包括由图4a的第一掩模材料110组成的第一掩模部分420以及由图4a的第二掩模材料200组成的第二掩模部分440。根据一些实施例，第一掩模部分420和第二掩模部分440中的至少一个横跨位于第一端430和第二端432之间的半导体布置100的衬底区102。根据一些实施例，第一掩模部分420包括第一区424和第三区428。根据一些实施例，第二掩模部分440包括第二区444和第四区448。
现在转到图5，在一个实施例中，在第一掩模区410上方形成第二掩模区500。在一些实施例中，以与形成第一掩模区410相似的方式形成第二掩模区500。根据一些实施例，第二掩模区500包括第三掩模部分520和第四掩模部分540。在一些实施例中，第三掩模部分520由第一掩模材料110组成。在一些实施例中，第四掩模部分540由第二掩模材料200组成。在一个实施例中，第三掩模部分520和第四掩模部分540中的至少一个横跨位于第三端524和第四端528之间的半导体布置100的第一掩模区410。根据一些实施例，第三掩模部分520和第四掩模部分540在基本垂直于第一掩模部分420和第二掩模部分440的方向上延伸。
现在转到图6a和图6b，在一个实施例中，图案化第一掩模区410和第二掩模区500。图6b是从图6a中的线6b-6b指示的视角观察到的图6a的实施例的自上而下的视图。根据一些实施例，通过去除第三掩模部分520来图案化第二掩模区500，并且通过去除位于第三掩模部分520下方的第一掩模部分420的第一区424，来图案化第一掩模区410。在一些实施例中，通过湿蚀刻、干蚀刻等去除第三掩模部分520和第一区424。根据一些实施例，用于蚀穿第三掩模部分520和第一区424蚀刻的化学蚀刻剂（etchingchemistry）包括氢氟酸、CF4、等离子体等。在一些实施例中，第一掩模部分420的第三区428位于第四掩模部分540下方并且不被去除。
现在转到图7a至图7c，在一个实施例中，通过去除第四掩模部分540来图案化第二掩模区500，并且通过去除第二掩模部分440来图案化第一掩模区410。图7b是从图7a中的线7b-7b指示的视角观察到的图7a的实施例的自上而下的视图。图7c是从图7b中的线7c-7c指示的视角观察到的图7b的实施例的侧视图。在一些实施例中，通过湿蚀刻、干蚀刻等去除第四掩模部分540和第二掩模部分440。根据一些实施例，用于蚀穿第四掩模部分540和第二掩模部分440蚀刻的化学蚀刻剂包括热磷酸（H3PO4）、SF6或CF4等离子体蚀刻等。在一些实施例中，第一掩模部分420的第三区428未被去除。
现在转到图8，在一个实施例中，形成一个或多个半导体柱形件。根据一些实施例，第一半导体柱形件800、第二半导体柱形件810、第三半导体柱形件820、第四半导体柱形件830以及第五半导体柱形件840由位于第一掩模区410下方的衬底区102形成。在一些实施例中，在第一掩模区410的第一掩模部分420的第三区428下方，形成第一半导体柱形件800、第二半导体柱形件810、第三半导体柱形件820、第四半导体柱形件830以及第五半导体柱形件840。
以任意种方式形成半导体柱形件800、810、820、830、840以及未提及的零个或其他多个半导体柱形件。在一些实施例中，通过蚀刻形成半导体柱形件800、810、820、830、840以及未提及的零个或其他多个半导体柱形件。在一个实施例中，去除衬底区102中未被第一掩模部分420的第三区428覆盖的部分，以形成半导体柱形件800、810、820、830和840。根据一些实施例，第一半导体柱形件800、第二半导体柱形件810、第三半导体柱形件820、第四半导体柱形件830以及第五半导体柱形件840中的至少一个从衬底区102凸起并且包括硅或多晶硅中的至少一种。
现在转到图9和图10，根据一些实施例，去除第一掩模部分420的第三区428，并且图案化半导体柱形件800、810、820、830和840。图10是从线10-10指示的视角观察到的图9的实施例的自上而下的视图。在一个实施例中，以任意种方式（诸如通过蚀刻）去除第一掩模部分420的第三区428。在一些实施例中，诸如通过氧化、退火（诸如在氢（H2）中）等，来图案化半导体柱形件800、810、820、830、840以及未提及的零个或其他多个半导体柱形件。在一些实施例中，在去除第一掩模部分420的第三区428之前，图案化半导体柱形件800、810、820、830和840。在一些实施例中，在去除第一掩模部分420的第三区428之后，图案化半导体柱形件800、810、820、830和840。根据一些实施例，图案化半导体柱形件800、810、820、830、840以及未提及的零个或其他多个半导体柱形件中的至少一个，从而使半导体柱形件800、810、820、830和840的截面基本是圆形的。
如图10所示，根据一些实施例，第二半导体柱形件810与第一半导体柱形件800分离第一距离1000。根据一些实施例，第一距离1000介于约10nm至约30nm之间。在一个实施例中，第一距离1000为约20nm。根据一些实施例，第二半导体柱形件810沿着第一轴1010与第一半导体柱形件800分离第一距离1000。根据一些实施例，第四半导体柱形件830与第一半导体柱形件800分离第一距离1000。在一些实施例中，第四半导体柱形件830沿着第一轴1010与第一半导体柱形件800分离第一距离1000。根据一些实施例，使第二半导体柱形件810分离于第一半导体柱形件800的第一距离1000与使第四半导体柱形件830分离于第一半导体柱形件800的第一距离1000不同。
根据一些实施例，第三半导体柱形件820与第一半导体柱形件800分离第二距离1020。根据一些实施例，第二距离1020介于约10nm至约30nm之间。在一个实施例中，第二距离1020为约20nm。根据一些实施例，第三半导体柱形件820沿着第二轴1030与第一半导体柱形件800分离第二距离1020。在一些实施例中，第二轴1030基本上垂直于第一轴1010。根据一些实施例，第五半导体柱形件840与第一半导体柱形件800分离第二距离1020。在一些实施例中，第五半导体柱形件840沿着基本上垂直于第一轴1010的第二轴1030，与第一半导体柱形件800分离第二距离1020。根据一些实施例，使第三半导体柱形件820分离于第一半导体柱形件800的第二距离1020与使第五半导体柱形件840分离于第一半导体柱形件800的第二距离1020不同。
图11a和图11b示出在图5示出的实施例之后图案化第一掩模区410和第二掩模区500之后的第二半导体布置1100的实施例。图11b是从线11b-11b指示的视角观察到的图11a的实施例的自上而下的视图。根据一些实施例，第二半导体布置1100包括衬底区102、第一掩模区410、第二掩模区500等。根据一些实施例，通过去除第四掩模部分540和位于第四掩模部分540下方的第二掩模部分440的第四区448，来图案化第二掩模区500。在一些实施例中，通过湿蚀刻、干蚀刻等去除第四掩模部分540和第二掩模部分440的第四区448。根据一些实施例，用于蚀穿第四掩模部分540和第二掩模部分440的第四区448的化学蚀刻剂包括热磷酸（H3PO4）、RIE等离子体等。在一些实施例中，第二掩模部分440的第二区444位于第三掩模部分520下方并且未被去除。
现在转到图12a至图12c，在一个实施例中，通过去除第三掩模部分520图案化第二掩模区500，并且通过去除第一掩模部分420图案化第一掩模区410。图12b是从线12b-12b指示的视角观察到的图12a的实施例的自上而下的视图。图12c是从图12b中的线12c-12c指示的视角观察到的图12b的实施例的侧视图。在一些实施例中，通过湿蚀刻、干蚀刻等去除第三掩模部分520和第一掩模部分420。根据一些实施例，用于蚀穿第三掩模部分520和第一掩模部分420的化学蚀刻剂包括氢氟酸、含氟的RIE等离子体等。在一些实施例中，第二掩模部分440的第二区444未被去除。
现在转到图13，在一个实施例中，形成一个或多个半导体柱形件。根据一些实施例，在第三掩模部分520下方的第二掩模部分440的第二区444下方，形成第一半导体柱形件800、第二半导体柱形件810、第三半导体柱形件820、第四半导体柱形件830以及第五半导体柱形件840。在一些实施例中，去除衬底区102中未被第二掩模部分440的第二区444覆盖的部分，以形成半导体柱形件800、810、820、830和840。
现在转到图14a和图14b，根据一些实施例，去除第二掩模部分440的第二区444，并且图案化半导体柱形件800、810、820、830和840。图14b是从线14b-14b指示的视角观察到的图14a的实施例的自上而下的视图。在一个实施例中，以任意种方式（诸如通过蚀刻）去除第二掩模部分440的第二区444。在一些实施例中，诸如通过氧化、退火（诸如在氢（H2）中）等，来图案化半导体柱形件800、810、820、830和840以及未提及的零个或其他多个半导体柱形件。在一些实施例中，在去除第二掩模部分440的第二区444之前，图案化半导体柱形件800、810、820、830和840。在一些实施例中，在去除第二掩模部分440的第二区444之后，图案化半导体柱形件800、810、820、830和840。
如图14b所示，根据一些实施例，第二半导体柱形件810与第一半导体柱形件800分离第一距离1000。根据一些实施例，第二半导体柱形件810沿着第一轴1010与第一半导体柱形件800分离第一距离1000。根据一些实施例，第四半导体柱形件830与第一半导体柱形件800分离第一距离1000。在一些实施例中，第四半导体柱形件830沿着第一轴1010与第一半导体柱形件800分离第一距离1000。根据一些实施例，使第二半导体柱形件810分离于第一半导体柱形件800的第一距离1000与使第四半导体柱形件830分离于第一半导体柱形件800的第一距离1000不同。
根据一些实施例，第三半导体柱形件820与第一半导体柱形件800分离第二距离1020。根据一些实施例，第三半导体柱形件820沿着第二轴1030与第一半导体柱形件800分离第二距离1020。在一些实施例中，第二轴1030基本上垂直于第一轴1010。根据一些实施例，第五半导体柱形件840与第一半导体柱形件800分离第二距离1020。在一些实施例中，第五半导体柱形件840沿着基本上垂直于第一轴1010的第二轴1030，与第一半导体柱形件800分离第二距离1020。根据一些实施例，使第三半导体柱形件820分离于第一半导体柱形件800的第二距离1020与使第五半导体柱形件840分离于第一半导体柱形件800的第二距离1020不同。
现在转到图15，在一个实施例中，在半导体柱形件800、810、820、830和840以及未提及的零个或其他多个半导体柱形件中的至少一些柱形件的周围，形成栅电极1500。在一个实施例中，在第一半导体柱形件800中的至少一些柱形件周围，形成栅电极1500。根据一些实施例，栅电极1500围绕在第一半导体柱形件800的整个圆周或周界周围，使得半导体布置100包括栅极垂直环绕的晶体管（vertical gate all around，VGAA）。根据一些实施例，栅电极1500围绕在第一半导体柱形件800的部分圆周或周界的周围。在一些实施例中，第一半导体柱形件800用作沟道。
现在转到图16a至图16d，在一些实施例中，半导体柱形件800、810、820、830、840不限于具有图9、图10、图14a、图14b和图15中所示的基本上为圆形截面的圆柱形状。如图16a所示，根据一些实施例，半导体布置100、1100的半导体柱形件800、810、820、830、840和未提及的零个或多个柱形件中的一些或所有柱形件包括第一半导体柱形件1600a。在一个实施例中，第一半导体柱形件1600a包括具有基本上为四边形截面的正方形或矩形的形状。图16b示出了第一半导体柱形件1600b的自上而下的视图。根据一些实施例，半导体布置100、1100中的一些或所有半导体柱形件包括第一半导体柱形件1600b。在一个实施例中，第一半导体柱形件1600b包括具有圆角的基本上为正方形或矩形的形状。
如图16c所示，根据一些实施例，半导体布置100、1100中的半导体柱形件800、810、820、830和840以及未提及的零个或其他多个半导体柱形件中的一些或所有柱形件都包括第一半导体柱形件1600c。根据一些实施例，沿着第一半导体柱形件1600c的第一位置1652处的第一截面尺寸1650小于沿着第一半导体柱形件1600c的第二位置1662处的第二截面尺寸1660。在一个实施例中，第一半导体柱形件1600c的端部1664大于第一半导体柱形件1600c的中心部分1666。在一些实施例中，第一半导体柱形件1600c包括基本上为圆柱形的形状，使得第一截面尺寸1650和第二截面尺寸1660包括直径。在一些实施例中，第一半导体柱形件1600c包括基本上为正方形或矩形的形状。
如图16d所示，根据一些实施例，半导体布置100、1100的半导体柱形件800、810、820、830和840以及未提及的零个或其他多个半导体柱形件中的一些或所有柱形件包括第一半导体柱形件1600d。根据一些实施例，沿着第一半导体柱形件1600d的第一位置1652处的第一截面尺寸1650小于沿着第一半导体柱形件1600d的第二位置1662处的第二截面尺寸1660。在一个实施例中，第一半导体柱形件1600d的端部1674大于第一半导体柱形件1600d的中心部分1676。在一些实施例中，第一半导体柱形件1600d包括基本上为圆柱形的形状，使得第一截面尺寸1650和第二截面尺寸1660包括直径。在一些实施例中，第一半导体柱形件1600d包括基本上为正方形或矩形的形状。
图17中示出了根据一些实施例的形成诸如半导体布置100的半导体布置的示例性方法1700。在1702中，在衬底区102上方形成第一掩模区410。在1704中，在第一掩模区410上方形成第二掩模区500。在1706中，图案化第一掩模区410和第二掩模区500。在1708中，第一半导体柱形件800和第二半导体柱形件810由位于第一掩模区410下方的衬底区102形成，第二半导体柱形件810与第一半导体柱形件800分离第一距离1000，第一距离1000介于约10nm至约30nm之间。
在一个实施例中，一种半导体布置包括衬底区和从衬底区凸起的第一半导体柱形件。在一个实施例中，半导体布置包括从衬底区凸起的第二半导体柱形件。在一个实施例中，第二半导体柱形件与第一半导体柱形件分离第一距离。在一个实施例中，第一距离介于约10nm至约30nm之间。
在一个实施例中，一种半导体布置包括衬底区和从衬底区凸起的第一半导体柱形件。在一个实施例中，半导体布置包括从衬底区凸起的第二半导体柱形件。在一个实施例中，第二半导体柱形件沿着第一轴与第一半导体柱形件分离第一距离。在一个实施例中，第一距离介于约10nm至约30nm之间。在一个实施例中，半导体布置包括从衬底区凸起的第三半导体柱形件。在一个实施例中，第三半导体柱形件沿着基本上垂直于第一轴的第二轴与第一半导体柱形件分离第二距离。在一个实施例中，第二距离介于约10nm至约30nm之间。
在一个实施例中，一种形成半导体布置的方法包括在衬底区上方形成第一掩模区。在一个实施例中，该方法包括在第一掩模区上方形成第二掩模区。在一个实施例中，该方法包括图案化第一掩模区和第二掩模区。在一个实施例中，该方法包括由位于第一掩模区下方的衬底区形成第一半导体柱形件和第二半导体柱形件。在一个实施例中，第二半导体柱形件与第一半导体柱形件分离第一距离。在一个实施例中，第一距离介于约10nm至约30nm之间。
虽然已经用语言针对结构性特征或方法性动作对主题作出了描述，但是应当理解，所附权利要求的主题不必须限制于以上描述的特定特征或动作。相反，上述特定特征和动作以实现至少一些权利要求的实例形式被公开。
本文提供了实施例的多种操作。描述一些或所有操作的顺序不应该被解释为暗示这些操作必须是有顺序依赖性的。本领域普通技术人员将会想到具有本说明书益处的可选顺序。此外，应理解，并非所有的操作都必须存在于本文提供的每个实施例中。而且，将理解，在一些实施例中，并非所有操作都是必须的。
将会认识到，示出了相对于彼此具有特定尺寸（诸如，结构尺寸和/或方向）的层、区域、特征、元件等，以用于简化和容易理解的目的，并且在一些实施例中，层、区域、特征、元件等的实际尺寸基本不同于本文中示出的尺寸。另外，例如，存在用于形成本文中提到的层、区域、特征、元件等的多种技术，诸如，注入技术、掺杂技术、旋涂技术、溅射技术、生长技术（诸如热生长）和/或沉积技术（诸如化学汽相沉积（CVD）或等离子体增强化学汽相沉积（PECVD））。
而且，本文中使用的“示例性”是指用作实例、例子、说明等，但不必为有利的。如在本申请中使用的“或者”是指包含性的“或者”而不是排他性的“或者”。另外，除非另有说明或者上下文明显指出是指单数形式，本申请和所附权利要求中使用的“一”和“一个”通常被解释为是指“一个或多个”。而且，A和B等中的至少一个通常代表A或B或者A和B。而且，在某种程度上，使用“包括”、“具有”、“有”、“含有”或其变体，以类似于术语“包括”的方式，这样的术语预期是包含性的。而且，除非另外指出，“第一”、“第二”等不旨在暗示时间方面、空间方面、排序等。相反，这类术语仅用作特征、元件、物质等的标识符、名称等。例如，第一区域和第二区域通常对应于区域A和区域B或者两个不同或两个相同的区域或同一区域。
而且，虽然接合一个或多个实施方式示出和描述了本发明，但是本领域普通技术人员基于对本说明书和附图的阅读和理解，将会想到等效更改和修改。本发明包括所有这种修改和更改，并且仅由权利要求的范围限定。特别是针对由上述部件实施的多种功能（例如，元件、资源等），除非另外指出，即使在结构上不等效于所公开的结构，用于描述这类部件的术语旨在与实施所述的特定功能的任何部件（例如，在功能上等效）相对应。另外，虽然接合多个实施方式中的一个已经公开了本发明的特定特征，但是当被期望时，或者对于任何给定或特定应用是有利的时，这种特征可以与其他实施方式的一个或多个其他特征结合。

Claims (10)

1.一种半导体布置，包括：
衬底区；
第一半导体柱形件，从所述衬底区凸起；以及
第二半导体柱形件，从所述衬底区凸起，所述第二半导体柱形件与所述第一半导体柱形件分离第一距离，所述第一距离介于约10nm至约30nm之间。
2.根据权利要求1所述的半导体布置，其中，所述第一半导体柱形件的截面基本上为圆形。
3.根据权利要求1所述的半导体布置，其中，所述第二半导体柱形件沿着第一轴与所述第一半导体柱形件分离所述第一距离。
4.根据权利要求3所述的半导体布置，包括从所述衬底区凸起的第四半导体柱形件，所述第四半导体柱形件与所述第一半导体柱形件分离所述第一距离。
5.根据权利要求3所述的半导体布置，包括从所述衬底区凸起的第五半导体柱形件，所述第五半导体柱形件沿着基本垂直于所述第一轴的第二轴，与所述第一半导体柱形件分离第二距离。
6.根据权利要求1所述的半导体布置，其中，沿着所述第一半导体柱形件的第一位置处的第一截面尺寸小于沿着所述第一半导体柱形件的第二位置处的第二截面尺寸。
7.根据权利要求1所述的半导体布置，其中，所述第一半导体柱形件包括硅和多晶硅中的至少一种。
8.根据权利要求1所述的半导体布置，包括围绕所述第一半导体柱形件的至少一部分的栅电极。
9.一种半导体布置，包括：
衬底区；
第一半导体柱形件，从所述衬底区凸起；
第二半导体柱形件，从所述衬底区凸起，所述第二半导体柱形件沿着第一轴与所述第一半导体柱形件分离第一距离，所述第一距离介于约10nm至约30nm之间；以及
第三半导体柱形件，从所述衬底区凸起，所述第三半导体柱形件沿着基本垂直于所述第一轴的第二轴与所述第一半导体柱形件分离第二距离，所述第二距离介于约10nm至约30nm之间。
10.一种形成半导体布置的方法，包括：
在衬底区上方形成第一掩模区；
在所述第一掩模区上方形成第二掩模区；
图案化所述第一掩模区和所述第二掩模区；以及
由位于在所述第一掩模区下方的所述衬底区形成第一半导体柱形件和第二半导体柱形件，所述第二半导体柱形件与所述第一半导体柱形件分离第一距离，所述第一距离介于约10nm至约30nm之间。
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