CN100565822C - 制造双极晶体管的方法 - Google Patents
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Abstract
公开了一种在第一沟槽(11)中制造双极晶体管的方法，其中，仅仅应用一个光刻掩模来形成第一沟槽(11)和第二沟槽(12)。在第一沟槽(11)和第二沟槽(12)中自对齐形成集电极区域(21)。基极区域(31)自对齐形成于第一沟槽(11)中的集电极区域(21)的一部分上。发射极区域(41)自对齐形成于基极区域(31)的一部分上。集电极区域(21)的触头形成于第二沟槽(12)中，基极区域(31)的触头形成于第一沟槽(11)中。双极晶体管的制造可以集成在标准CMOS过程中。
Description
技术领域
本发明涉及一种制造双极晶体管的方法。
背景技术
US6,506,657公开了一种在沟槽中制造双极晶体管的方法。第一层叠形成于半导体衬底上，第二层叠形成于第一层叠上。该沟槽包括暴露半导体衬底的深沟槽部件和暴露深沟槽部件和第一层叠的浅沟槽部件。该深沟槽和浅沟槽部件通过应用两个独立的光刻掩模步骤而形成，其中，深沟槽部件的一侧与浅沟槽部件的一侧一致。然后，对深沟槽部件填充选择性生长外延硅。随后，非选择性生长外延硅层形成于浅沟槽部件中在选择性生长外延硅以及第一层叠的暴露部分上，从而形成集电极区域。然后，基极区域使用二氧化硅隔离物形成于集电极区域上。然后，发射极区域形成于在集电极区域上延伸的基极区域的一部分上。集电极区域在第一层叠上的集电极区域的一部分上被接触。基极区域在与沟槽相邻的基极区域的一部分上被接触。这个方法的缺点在于：需要两个掩模步骤来形成在其中制造双极晶体管的沟槽，以及需要另外两个掩模步骤来形成基极区域和发射极区域。另一个缺点在于：需要两个不同的外延生长步骤来形成集电极区域。
发明内容
本发明的目的在于提供一种通过一个掩模步骤在沟槽中制造双极晶体管的方法。根据本发明，通过提供如下描述的方法来实现这个目的。
在半导体衬底上设置了层叠，该层叠按照顺序包括第一隔离层、第一半导体层、第二隔离层和第二半导体层，其中，该第一隔离层在该半导体衬底上延伸。然后，第一沟槽和第二沟槽形成在该层叠中以及半导体衬底的一部分中。该第一沟槽和第二沟槽由包括半导体衬底的第一部分的突起进行隔离。接下来，去除半导体衬底的第一部分，从而在第一和第二沟槽之间形成下穿通道区域，暴露半导体衬底的一部分。然后，集电极区域自对齐形成于半导体衬底的暴露部分上，并且密封区域形成于第一半导体层和第二半导体层的暴露部分上。该密封部分对第二沟槽进行密封。集电极区域的一部分填充下穿通道区域。然后，基极区域与集电极区域的一部分自对齐并且在集电极区域上延伸而形成。由于第二沟槽由密封区域进行密封，所以基极区域不能够形成于第二沟槽中。然后，通过应用形成于第一沟槽中的隔离物，发射极区域自对齐形成于第一沟槽中的基极区域的暴露部分上。
这个方法的优点在于：仅仅需要一个光刻掩模来在沟槽中形成双极晶体管，同时集电极区域、基极区域和发射极区域均自对齐形成。另一个优点在于：通过一个制造步骤形成集电极区域。另一个优点在于：由于减小了基极到集电极的面积，所以减小了基极到集电极的电容。
在第一实施例中，集电极触头形成于第二沟槽中的集电极区域的部分上。
在第二实施例中，基极触头形成于第一沟槽中的在集电极区域上延伸的基极区域的部分上。
在第三实施例中，基极区域也在突起上延伸并且基极触头形成于在突起上延伸的基极区域的部分上。
在第四实施例中，该方法集成在在其中CMOS晶体管器件包括栅电极层和栅极绝缘层的标准CMOS制造过程中。该栅极绝缘层包括第二隔离层并且该栅电极包括第二半导体层。
附图说明
将对照附图来进一步说明和描述本发明的这些和其它方面，这些附图为：
图1到图8示出了根据本发明的实施例的截面视图。
这些附图没有按照比例进行绘制。通常，在这些附图中，相同部件由相同参考标记进行表示。
具体实施方式
开始点是绝缘体上硅(SOI)衬底，该绝缘体上硅(SOI)衬底包括硅衬底区域1，在该硅衬底区域1上，二氧化硅区域2和硅区域3连续延伸。使用标准制造技术例如热氧化处理，二氧化硅层4形成于硅区域3上。使用标准制造技术，多晶硅层5沉积在二氧化硅层4上。然后，硬掩模层6形成于多晶硅层5上，硬掩模层6包括例如二氧化硅或另一种绝缘材料。二氧化硅层4可以包括CMOS晶体管的栅氧化层，并且多晶硅层5可以包括CMOS晶体管的栅电极层。如图1所示，使用标准光刻和蚀刻技术，第一沟槽11和第二沟槽12一直蚀刻到硅衬底区域1并且包括硅衬底区域1的一部分。结果，第一沟槽11和第二沟槽12由突起14进行分离，该突起14包括硅衬底区域1的第一部分、二氧化硅区域2的一部分、硅区域3的一部分、二氧化硅层4的一部分、多晶硅层5的一部分以及硬掩模层6的一部分。
如图2所示，应用各向同性蚀刻来从突起14去除硅衬底区域1的第一部分。在这种情况下，还从突起14去除多晶硅层5和硅区域3。因为应用了各向同性蚀刻，所以暴露在沟槽中的其它半导体区域和层被部分地蚀刻和去除。作为这个各向同性蚀刻的结果，突起在连接第一沟槽11和第二沟槽12的下穿通道区域18上延伸。下穿通道区域18暴露了半导体衬底1的一部分。此外，突起14包括先前填充有硅区域3的一部分的第一隔离区域17和先前填充有多晶硅层5的一部分的第二间隔区域16。
下一个步骤用于仅仅在暴露的半导体区域和层上形成半导体材料。为此，如图3所示，在这种情况下，应用选择性外延生长步骤来仅仅在暴露的半导体区域和层上形成硅区域。选择性外延生长步骤的第一产物是暴露在第一沟槽11和第二沟槽12中的硅衬底区域1上的集电极区域21。集电极区域21包括硅，这是因为它形成于硅衬底区域1上。集电极区域21的部分完全填充了下穿通道区域18。外延生长步骤的第二产物是对第二沟槽12进行密封的密封区域22。第三产物是形成于第一沟槽11中的硅区域3和多晶硅层5的暴露部分上的侧壁区域23。密封区域22和侧壁区域23均包括(单晶)硅和多晶硅，这是因为这两个区域均从(单晶)硅区域3和多晶硅层5进行生长。填充的下穿通道区域18和密封区域22的组合形成第三隔离区域19，该第三隔离区域19通过这些区域与外界环境进行密封隔离。在这个制造步骤以后，第一沟槽11的宽度应该为第一沟槽11不能够由侧壁区域23进行密封，第二沟槽12的宽度应该为第二沟槽12由密封区域22进行密封。这个制造步骤形成在一个制造步骤中不需要应用光刻掩模就能自对齐的集电极区域21，另外，如在该制造过程的稍后阶段中所示，集电极区域21的触头可以形成于第二沟槽12中的集电极区域21的部分上。
如图4所示，非选择性外延生长可以用于在所有暴露的区域上形成基极区域31。具体地讲，基极区域31包括第一沟槽11中的集电极区域21的暴露部分上的(单晶)硅。此外，基极区域31包括：包括(单晶)硅的密封区域22和侧壁区域23的暴露部分上的(单晶)硅以及包括多晶硅的密封区域22和侧壁区域23的另外暴露部分上的多晶硅。在剩余暴露区域上，基极区域31包括多晶硅。在这种情况下，第一间隔区域17填充有基极区域31的一部分。在集电极区域21上延伸的基极区域31的部分形成要被制造的双极晶体管的有源部分。这样，不需要应用光刻掩模就可以与集电极区域21完全自对齐地形成基极区域31。
接下来，使用标准隔离物形成技术在第一沟槽11中形成隔离物25。隔离物25包括诸如二氧化硅的隔离材料。如图5所示，在这个制造步骤以后第二间隔区域16填充有隔离物25的隔离材料。此外，在形成隔离物25以后，基极区域31的一部分被暴露。
如图6所示，包括例如多晶硅的发射极区域41形成于没有填充隔离物25的第一沟槽11的部分中。这是先通过沉积多晶硅然后再通过平坦化步骤例如化学机械抛光来实现的，从而暴露硬掩模层6。此时，形成了包括发射极区域41、基极区域31和集电极区域21的双极晶体管。
在接下来的制造步骤中，形成了集电极区域21和基极区域31的触头。如图7所示，应用标准硅蚀刻技术来去除密封区域22，从而暴露第二沟槽12中的集电极区域的部分。该硅蚀刻技术还去除了均包括硅和多晶硅的发射极区域41的一部分和侧壁区域23的一部分。
随后，先沉积二氧化硅层7来填充第一沟槽11和第二沟槽12的剩余部分，然后再进行平坦化处理。然后，如图8所示，应用标准触头制造技术来形成集电极区域21的集电极触头33、基极区域31的基极触头32和42以及发射极区域41的发射极触头34。基极触头52还可以形成于在突起14上延伸的基极区域31的一部分上。很明显，实施例可以包括基极触头32、42或52中的任何一个。
双极晶体管的制造可以集成在标准CMOS过程中，在该标准CMOS过程中，制造包括栅电极层和栅极氧化层的CMOS器件。为此，栅电极层包括多晶硅层5的一部分，栅极氧化层包括二氧化硅层4的一部分。
总之，公开了一种在第一沟槽中制造双极晶体管的方法，其中，仅仅应用一个光刻掩模来形成第一沟槽和第二沟槽。在第一沟槽和第二沟槽中自对齐形成集电极区域。在第一沟槽中的集电极区域的部分上自对齐形成基极区域。在基极区域的一部分上自对齐形成发射极区域。集电极区域的触头形成于第二沟槽中，基极区域的触头形成于第一沟槽中。双极晶体管的制造可以集成在标准CMOS过程中。
应该明白，上述实施例示出而非限制本发明，并且在不脱离权利要求的范围的情况下，本领域技术人员可以设计许多替换实施例。在权利要求中，括号内的任何参考标记不应该解释为对权利要求的限制。单词“包括”并不排除除权利要求中列出的部件或步骤以外的其它部件或步骤的存在。部件前面的单词“一”或“一个”并不排除多个这些部件的存在。
Claims (6)
1.一种用于制造双极晶体管的方法，所述方法包括：
在半导体衬底(1)上设置层叠，所述层叠包括：所述半导体衬底(1)上的第一隔离层(2)、所述第一隔离层(2)上的第一半导体层(3)、所述第一半导体层(3)上的第二隔离层(4)、以及所述第二隔离层(4)上的第二半导体层(5)；
在所述层叠和所述半导体衬底(1)的一部分中形成第一沟槽(11)和第二沟槽(12)，其中，所述第一沟槽(11)和所述第二沟槽(12)由突起(14)进行分离，所述突起(14)包括所述层叠的一部分以及所述半导体衬底(1)的第一部分；
去除所述半导体衬底(1)的第一部分，从而在所述第一沟槽(11)和所述第二沟槽(12)之间形成下穿通道(18)，其中，所述下穿通道区域(18)暴露所述半导体衬底(1)的一部分；
在所述半导体衬底(1)的暴露部分上形成集电极区域(21)以及在所述第一半导体层(3)和所述第二半导体层(5)的暴露部分上形成密封区域(22)，这两个区域均包括半导体材料，其中，所述集电极区域(21)填充所述下穿通道区域(18)并且所述密封区域(22)对所述第二沟槽(12)进行密封；
形成在所述第一沟槽(11)中的所述集电极区域(21)的部分上延伸的基极区域(31)；
在所述第一沟槽(11)中形成隔离物(25)，从而在所述第一沟槽(11)中形成所述集电极区域(21)的暴露部分；以及
在所述第一沟槽(11)中的所述集电极区域(21)的暴露部分上形成发射极区域(41)。
2.如权利要求1所述的方法，还包括如下步骤：
去除所述密封区域(22)；以及
在所述第二沟槽(12)中的所述集电极区域(21)的暴露部分上形成集电极触头(33)。
3.如权利要求2所述的方法，还包括如下步骤：
在所述第一沟槽(11)中在所述集电极区域(21)上延伸的所述基极区域(31)的部分上形成基极触头(32，42)。
4.如权利要求2所述的方法，其中，所述基极区域(31)还在所述突起(14)上延伸，并且还包括如下步骤：
在所述突起(14)上的所述基极区域(31)的部分上形成基极触头(52)。
5.如权利要求1所述的方法，其中，所述半导体衬底(1)、所述第一隔离层(2)和所述第一半导体层(3)包括在绝缘体上硅衬底中。
6.如权利要求1所述的方法，其中，所述方法集成在CMOS制造过程中，其中形成CMOS器件，该CMOS器件包括具有所述第二隔离层(4)的栅极绝缘层和具有所述第二半导体层(5)的栅电极。
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Owner name: KONINKL PHILIPS ELECTRONICS NV Free format text: FORMER OWNER: KONINKL PHILIPS ELECTRONICS NV Effective date: 20111028 |
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Effective date of registration: 20111028 Address after: Delaware Patentee after: NXP BV Address before: Eindhoven Patentee before: Koninkl Philips Electronics NV |
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Granted publication date: 20091202 Termination date: 20160424 |