CN101167167A - 双极晶体管及其制造方法 - Google Patents
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Abstract
本发明提供了一种由于减小的集电极串联电阻和减小的集电极到基片电容而具有改进性能的双极晶体管。该双极晶体管包括其尺寸可以被减小到由平版印刷技术不能够实现的尺寸的突起(5)。该突起(5)包括集电极区域(21)和基极区域(22)，其中，该集电极区域(21)覆盖并且电连接到第一集电极连接区域(3)的第一部分。第二集电极连接区域(13)覆盖第一集电极连接区域(3)的第二部分并且被覆盖该突起(5)的侧壁的绝缘层(10，11)与该突起(5)分离。对基极区域(22)的接触由基极连接区域(15)提供，该基极连接区域(15)与该突起(5)相邻并且被绝缘层(14)与第二集电极连接区域(13)分离。集电极触头(31)和基极触头(32)同时形成在第二集电极连接区域(13)的暴露部分上和没有被去除的基极连接区域(15)的部分上。
Description
技术领域
本发明涉及一种双极晶体管及其制造方法。
背景技术
US-5,001,533公开了一种制造包括集电极区域、基极区域和发射极区域的双极晶体管的方法。该双极晶体管的基极区域与集电极区域和形成基极触头所需的基极连接区域形成电接触，并且该发射极区域与基极区域形成电接触。该集电极区域是双极作用所需的多数载流子的漂移区域，并且由包括集电极接触区域、外延生长集电极区域和多晶硅集电极接触层的集电极连接区域提供对该集电极区域的电接触。该集电极连接区域对诸如频率响应的双极晶体管性能具有消极作用，这是因为它引入了均为该集电极区域的集电极-基片电容和集电极串联电阻的附加的集电极-基片电容和集电极串联电阻。
发明内容
本发明的目的在于提供一种双极晶体管及其制造方法，其中，可以减小对集电极区域的接触对该双极晶体管性能的影响。根据本发明，通过提供权利要求1所述的双极晶体管来实现这个目的。
集电极-基片电容和集电极串联电阻均取决于集电极连接区域的尺寸。减小集电极连接区域的尺寸可以减小集电极连接区域对双极晶体管性能的消极影响。然而，减小集电极连接区域的尺寸还会减小用于对集电极连接区域形成电接触的区域，这个区域不能够被减小到低于由平版印刷的诸如对齐公差的限制所确定的值。于是，该平版印刷限制防止了集电极连接区域的寄生电容和电阻的进一步减小。
当双极晶体管的横向和垂直尺寸减小到接近或小于平版印刷容限之下的尺寸时，基极连接区域与发射极区域的对齐出现问题。解决这个问题的方案可以是通过选择性外延生长步骤来制造基极区域，然而，这个制造方法很难控制。
对于许多应用，在CMOS制造处理中集成双极晶体管是有利的。对于这些BiCMOS制造处理，经常在CMOS场氧化物或浅沟槽绝缘(STI)形成之前制造集电极区域，将诸如高掺杂水平的植入、长时间炉内退火以及长时间外延步骤的时间长并且昂贵的制造步骤加入标准CMOS处理。这些附加的制造步骤还会不利地影响随后制造CMOS器件所需的制造步骤。
本发明的另一优点在于：由根据本发明的双极晶体管及其制造方法来解决这些问题。
根据本发明的双极晶体管包括突起，该突起包括处在第一半导体类型的集电极区域上的第二半导体类型的基极区域，从而形成基极-集电极结。该集电极区域覆盖并且电连接到第一半导体类型的第一集电极连接区域的第一部分。可以通过将没有由该突起覆盖的第一集电极连接区域的第二部分与通过第一绝缘层与该突起分离的第二集电极连接区域进行接触来提供对集电极区域的接触。于是，第二集电极连接区域经由第一集电极连接区域电连接到集电极区域。第二集电极连接区域与集电极区域之间的距离确定了包括第一和第二集电极连接区域的整个集电极连接区域的尺寸。这个距离由第一绝缘层的厚度确定，由此与光刻技术无关。于是，整个集电极连接区域的尺寸小于能够在现有技术中实现的尺寸，这是因为：在现有技术中，这个尺寸由光刻技术的容限确定。整个集电极连接区域的减小的尺寸减小了集电极串联电阻和集电极-基片电容，这会减小整个集电极连接区域对双极晶体管的性能的消极影响。
此外，第二绝缘层覆盖第二集电极连接区域，第二半导体类型的基极连接区域覆盖第二绝缘层，该基极连接区域与基极区域相邻并且电连接。基极连接区域的尺寸被减小，这是因为它关于基极区域自对齐并且因为它直接电连接到基极区域，由此，能够减小基极连接区域对双极晶体管性能的消极影响。
此外，该双极晶体管包括覆盖基极区域的一部分的发射极区域，从而形成内部基极-发射极结。
在一个实施例中，该双极晶体管包括第二集电极连接区域的暴露部分上的集电极触头和作为第二集电极连接区域的非暴露部分的基极连接区域的部分上的基极触头。这种接触集电极和基极区域的方法的优点在于：减小了集电极和基极接触面积，从而减小了整个器件的面积。
制造根据本发明的双极晶体管的方法在第一半导体类型的第一集电极连接区域的第一部分上提供突起，该第一集电极连接区域设置在半导体基片中。该突起包括集电极区域、集电极区域上的基极区域以及由第一绝缘层覆盖的侧壁。第二集电极连接区域形成于第一集电极区域的第二部分上并且与第一绝缘层相邻。在第二集电极连接区域上，形成有第二绝缘层并且第一绝缘层的一部分被去除，从而暴露基极区域的一部分。然后，第二半导体类型的基极连接区域形成于第二绝缘层上，该基极连接区域与基极区域相邻并且电连接。然后，发射极区域形成于基极区域的一部分上。
根据本发明的方法提供了基极区域、基极连接区域、集电极区域以及与平版印刷技术无关地与发射极区域自对齐的第一和第二集电极连接区域。第二集电极连接区域相对于集电极区域以一定互距离自对齐形成，该一定互距离由第一绝缘层的厚度所确定并且由此与平版印刷技术无关。这个方法减小了诸如集电极-基片电容的寄生参数对双极晶体管的性能的影响，这是因为通过较小的集电极连接区域实现了集电极-基片区域和集电极串联电阻的减小。此外，这个方法更加容易实现在CMOS处理中的双极晶体管的集成，这是因为：在场氧化物或STI形成之后制造集电极区域以及第一和第二集电极连接区域，从而避免了长时间炉内退火步骤并且减小了场氧化物或STI形成与双极晶体管的制造步骤之间的互相作用。在BiCMOS处理中应用这个方法的另一个优点在于：可以在一个外延步骤中而非在两个独立的外延步骤中制造集电极和基极区域，从而进一步减小了制造成本。此外，取消对集电极区域形成电连接的掩模步骤，这是因为对集电极区域的电连接完全自对齐。另一个优点在于：第一集电极连接区域的掺杂水平可以较小，这是因为它更加靠近集电极区域。较低的掺杂水平对半导体基片产生较小损坏，从而减小了所需的炉内退火时间和/或温度。
在一个实施例中，通过去除第二基极层的一部分和第二绝缘层的一部分来同时形成集电极触头和基极触头，从而暴露了第二集电极连接区域的一部分。该集电极触头形成于第二集电极连接区域的暴露部分上，基极触头形成于没有被去除的基极连接区域的一部分上。这种接触集电极和基极区域的方法的优点在于：能够减小集电极和基极接触面积，从而减小整个器件的面积。
在一个实施例中，应用一个制造步骤来将该突起的尺寸减小为可以小于能够通过光刻技术获得的值。这个方法减小了包括基极-集电极结和基极-发射极结的双极晶体管的活动区域，从而减小了器件面积以及诸如基极-集电极电容的寄生参数的影响。这个制造步骤可以包括氧化处理和蚀刻步骤。
附图说明
将对照附图进一步说明本发明的上述及其它方面，其中
图1-10和图12示出了根据本发明的实施例的双极晶体管的制造的各个阶段的截面视图；以及
图11示出了根据本发明实施例的双极晶体管的示意性俯视图。
这些附图没有按照比例进行绘制。通常，在这些附图中，相同部件由相同参考标号表示。
具体实施方式
图1示出了使用平版印刷术和植入n型掺杂物制造的包括具有薄沟槽绝缘区域2和第一集电极连接区域3的标准p型掺杂硅基片1的初始结构。通常植入砷离子来形成第一集电极连接区域3。在绝缘区域2之下，可选择性地植入p型区域以改进n型集电极连接区域3之间的绝缘。或者，基片1可以包括n型半导体材料。
因此，如图2所示，非选择性外延生长形成了多个层叠。这个层叠包括n型硅层4和包括硅发射极盖层的SiGe层6。该SiGe层6还可以包括相对较薄的硼掺杂层以及少量碳来限制硼扩散，例如，0.2at％。在一个制造步骤中形成层叠是有利的，这是因为它会减小制造步骤的数目，例如，不再需要清洁这些层之间的接口的制造步骤。此外，外延生长的使用实现在这些层中的掺杂分布图的精确控制。因此，氮化硅层8和二氧化硅层9例如不加密的TEOS(四乙基正硅酸盐)形成于二氧化硅层7上。
如图3所示，应用平版印刷术来形成窗口，在该窗口中，对层叠进行蚀刻以形成突起5和包围并且与突起5邻接的沟槽12。突起5包括集电极区域21、基极区域22、二氧化硅层7的一部分、氮化硅层8的一部分以及二氧化硅层9的一部分。集电极区域21包括n型硅层4的一部分，基极区域22包括SiGe层6的一部分。沟槽12至少覆盖第一集电极连接区域3的一部分，并且尽管非必需，但是在这个实施例中，沟槽12还覆盖绝缘区域2的一部分。于是，突起5位于第一集电极连接区域3上，从而在集电极区域21和第一集电极连接区域3之间形成电连接。应用全向蚀刻处理可以减小突起5的尺寸，但是也可以应用诸如在突起5的氧化物蚀刻之后进行氧化处理的其它方法以将突起5的尺寸减小为可以小于可以通过平版印刷术技术获得的值。接下来，沟槽12的侧壁由包括二氧化硅层10的隔离物例如不加密的TEOS(四乙基正硅酸盐)以及氮化硅层11进行覆盖。
因此，沉积了原位掺杂的n型多晶硅层用于覆盖所有暴露的表面并且填充沟槽12。如图4所示，可以应用化学机械抛光来将多晶硅层进行平面化，随后，利用回蚀制造步骤来去除集电极区域21之上的多晶硅层，从而形成包括n型多晶硅层的第二集电极连接区域13。这样，在第二集电极连接区域13和第一集电极连接区域3之间形成电连接。因此，二氧化硅层14通过低温热氧化处理形成于第二集电极连接区域13之上，留下暴露的氮化硅层11的部分。
然后，通过选择性蚀刻步骤去除了氮化硅层11的暴露部分，从而暴露二氧化硅层10的一部分。例如，可以应用磷酸溶液来选择性地对与二氧化硅层9和10相关的氮化硅层11的暴露部分进行蚀刻。因此，如图5所示，二氧化硅层10和二氧化硅层9的暴露部分被去除，从而暴露基极区域22的侧壁，而并不会影响二氧化硅层14。二氧化硅层14没有被去除，这是因为它用于分离第二集电极连接区域13和其它要被制造的半导体层。例如，可以应用HF(氢氟酸)来对二氧化硅层9和10进行蚀刻，而同时几乎并不影响二氧化硅层14，这是因为二氧化硅层14由热氧化处理形成，并且二氧化硅层9和10包括例如蚀刻速度快于热氧化物的不加密的TEOS(四乙基正硅酸盐)。
然后，沉积了p型原位掺杂的多晶硅，用于覆盖所有暴露的表面。如图6所示，可以应用化学机械抛光来将该多晶硅进行平面化，然后，使用回蚀制造步骤来去除基极区域22的顶表面之上的多晶硅层，从而形成基极连接区域15。基极连接区域15与基极区域22相邻并且与其电连接。二氧化硅层16通过低温热氧化处理来形成于基极连接区域15之上。
然后，通过选择性湿式蚀刻处理来去除氮化硅层8，然后去除二氧化硅层7，从而形成包括二氧化硅层16和基极连接区域15的一部分的暴露的侧壁，如图7所示。选择性地相对作为热生长二氧化硅的二氧化硅层16对作为TEOS(四乙基正硅酸盐)层的二氧化硅层7进行蚀刻。通过使用标准沉积和蚀刻技术来形成内部隔离物17。尽管隔离物17优选具有L形状，但是诸如D形状的其它形状也是可行的。隔离物17覆盖暴露的侧壁并且可以包括例如氮化硅。未由隔离物17覆盖的基极区域22的部分限定将制造发射极-基极结的区域。
然后，如图8所示，通过沉积原位掺杂的n型多晶硅层以及对其进行形成图样来形成发射极区域18。或者，可以通过应用在基极区域22上形成单晶硅层以及在所有其它区域上形成多晶硅层的差异外延生长，然后对这个多晶硅层形成图样来形成发射极区域18。
然后，如图9所示，通过标准蚀刻技术来去除暴露隔离物17、二氧化硅层16的暴露部分、SiGe层6以及硅层4，从而暴露基极连接区域15。
然后，通过应用平版印刷掩模来限定集电极-基极接触窗口。然后，如图10所示，通过采用标准蚀刻技术去除通过集电极-基极接触窗口暴露的基极连接区域15的一部分以及二氧化硅层14的一部分来暴露第二集电极连接区域13的一部分。该平版印刷掩模还限定没有去除并且保持暴露的基极连接区域15的一部分。于是，通过一个平版印刷掩模，第二集电极连接区域13的暴露部分和基极连接区域15的暴露部分被同时限定。第二集电极连接区域13的暴露部分的面积与基极连接区域15的暴露部分的面积的比率适于设置取决于双极晶体管的应用需求的集电极和基极串联电阻。
图11是制造器件的示意性俯视图，用于示出平版印刷掩模的实施例，其限定第二集电极连接区域13的暴露部分和基极连接区域15的暴露部分。然后，将第二集电极连接区域13的暴露部分、基极连接区域15的暴露部分以及发射极区域18进行硅化处理，从而形成覆盖这些区域并且减小寄生串联电阻的金属硅化物层20。
接下来，如图11和12所示，集电极触头31、基极触头32和发射极触头33分别形成于第二集电极连接区域13的暴露部分上、基极连接区域15的暴露部分上和发射极区域18上。
总之，本发明提供了一种由于减小的集电极串联电阻和减小的集电极到基片电容而具有改进性能的双极晶体管。该双极晶体管包括其尺寸可以被减小到由平版印刷技术不能够实现的尺寸的突起。该突起包括集电极区域和基极区域，其中，该集电极区域覆盖并且电连接到第一集电极连接区域的第一部分。第二集电极连接区域覆盖第一集电极连接区域的第二部分并且被覆盖该突起的侧壁的绝缘层与该突起分离。对基极区域的接触由基极连接区域提供，该基极连接区域与该突起相邻并且被绝缘层与第二集电极连接区域分离。集电极触头和基极触头同时形成在第二集电极连接区域的暴露部分上和没有被去除的基极连接区域的部分上。
应该明白，上述实施例示出而非限制本发明，并且在不脱离权利要求的范围的情况下，本领域技术人员可以设计许多其它实施例。在权利要求中，括号内的任何参考标号不应该解释为对权利要求的限制。单词“包括”并不排除除了权利要求中列出的部件或步骤以外的其它部件或步骤的存在。元件前面的“一”或“一个”并不排出存在多个这样的元件。
Claims (10)
1.一种双极晶体管，包括：
半导体基片(1)，具有第一半导体类型的第一集电极连接区域(3)；
突起(5)，具有由第一绝缘层(10，11)覆盖的侧壁并且包括所述第一半导体类型的集电极区域(21)和第二半导体类型的基极区域(22)，其中，所述第二半导体类型的基极区域(22)覆盖并且电连接到所述集电极区域(21)，所述集电极区域(21)覆盖并且电连接到所述第一集电极连接区域(3)的第一部分；
第一半导体类型的第二集电极连接区域(13)，与所述第一绝缘层(10，11)相邻并且覆盖所述第一集电极连接区域(3)的第二部分；
第二绝缘层(14)，覆盖所述第二集电极连接区域(13)；以及
第二半导体类型的基极连接区域(15)，其处在所述第二绝缘层(14)上，所述基极连接区域(15)与所述基极区域(22)相邻并且电连接。
2.如权利要求1所述的双极晶体管，还包括集电极触头(31)和基极触头(32)，其中，所述集电极触头(31)处在所述第二集电极连接区域(13)的暴露部分上，所述基极触头(32)处在没有暴露的所述第二集电极连接区域(13)的所述基极连接区域(15)的部分上。
3.如权利要求1所述的双极晶体管，其中，所述基极区域(22)包括p型外延硅锗和p型硅层。
4.如权利要求1所述的双极晶体管，其中，所述半导体基片(1)包括n型硅材料。
5.一种制造双极晶体管的方法，所述方法包括如下步骤：
提供具有第一半导体类型的第一集电极连接区域(3)的半导体基片(1)；
形成突起(5)，其中，所述突起(5)具有由第一绝缘层(10，11)覆盖的侧壁并且包括所述第一半导体类型的集电极区域(21)和第二半导体类型的基极区域(22)，其中，所述第二半导体类型的基极区域(22)覆盖并且电连接到所述集电极区域(21)，所述集电极区域(21)覆盖并且电连接到所述第一集电极连接区域(3)的第一部分；
形成所述第一半导体类型的第二集电极连接区域(13)，所述第一半导体类型的第二集电极连接区域(13)与所述第一绝缘层(10，11)相邻并且覆盖所述第一集电极连接区域(3)的第二部分；
在第二集电极连接区域(13)上形成第二绝缘层(14)；
从所述突起(5)的侧壁去除所述第一绝缘层(10，11)的一部分，从而暴露所述基极区域(22)的一部分；以及
在第二绝缘层(14)上形成所述第二半导体类型的基极连接区域(15)，其中基极连接区域(15)与所述基极区域(22)相邻并且电连接。
6.如权利要求5所述的方法，还包括如下步骤：
移动所述基极连接区域(15)的一部分和所述第二绝缘层(14)的一部分，从而暴露所述第二集电极连接区域(13)的一部分；以及
在所述第二集电极连接区域(13)的暴露部分上和所述基极连接区域(15)上分别形成集电极触头(31)和基极触头(32)。
7.如权利要求5所述的方法，其中，在形成场氧化物或浅沟槽绝缘以后，在CMOS处理中对所述双极晶体管进行集成。
8.如权利要求5所述的方法，其中，通过外延生长然后通过平版印刷步骤形成所述突起(5)。
9.如权利要求5所述的方法，其中，应用一个制造步骤来减小所述突起(5)的尺寸。
10.如权利要求9所述的方法，其中，用于减小所述突起(5)的尺寸的制造步骤包括：先进行氧化处理，然后进行氧化蚀刻。
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