CN103794493B - 半导体器件制造方法及器件结构，硬件描述语言设计结构 - Google Patents

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Abstract

本发明公开了半导体器件制造方法及器件结构，硬件描述语言设计结构，具体公开了一种制造器件结构，以及双极结型晶体管的器件结构与设计结构的方法。该器件结构包括在基板中的集电极区域、延伸到该基板中且包括电绝缘体的多个隔离结构、以及在该基板中的隔离区域。隔离结构具有长度，并且以横向于该长度的节距布置，使得隔离结构的每个相邻对被基板的相应部分分开。隔离区域通过集电极区域的第一部分与隔离结构中的至少一个侧向分开。隔离区域将集电极区域的第二部分与集电极区域的第一部分侧向分开。所述器件结构还包括在集电极区域第二部分上的本征基极和在本征基极上的发射极。发射极具有相对于隔离结构的长度横向定向的长度。

Description

半导体器件制造方法及器件结构，硬件描述语言设计结构
技术领域
本发明总体涉及半导体器件制造，特别是涉及双极结型晶体管、双极结型晶体管的制造方法以及双极结型晶体管的设计结构。
背景技术
双极结型晶体管通常存在于需求类型的集成电路中，特别是指定用于高频应用的集成电路。双极结型晶体管的一个特定应用是用在存在于无线通信系统、移动电话的功率放大器以及其他种类的高速集成电路中的射频集成电路(RFIC)中。双极结型晶体管还可以与双极互补金属氧化物半导体(BiCMOS)集成电路中的互补金属氧化物半导体(CMOS)场效应晶体管结合，这利用集成电路结构中两种晶体管类型的正特性。
双极结型晶体管是三端电子器件，其包括三个半导体区域，即发射极、基极和集电极。NPN双极结型晶体管包括构成发射极和集电极的n型半导体材料的两个区域，以及夹在n型半导体材料的这两个区域之间以构成基极的p型半导体材料的区域。PNP双极结型晶体具有构成发射极和集电极的p型半导体材料的两个区域，以及夹在p型半导体材料的两个区域之间以构成基极的n型半导体材料的区域。一般而言，不同导电类型的发射极、基极和集电极形成成对的pn结，即集电极基极结和发射极基极结。施加在双极结型晶体管的发射极-基极结上的电压控制产生集电极与发射极区域之间电荷流的电荷载流子的运动。
对于提高器件性能的双极结型晶体管来说，改进的器件结构、制造方法以及设计结构是必需的。
发明内容
在本发明的实施例中，提供了一种制造双极结型晶体管的方法。所述方法包括将集电极区域形成于基板中，将本征基极层形成于所述集电极区域上，以及形成延伸到所述基板中的多个沟槽。所述沟槽具有长度，并且以横 向于所述长度的节距布置，使得所述沟槽的每个相邻对被所述基板的相应部分分开。以电绝缘体至少部分地填充所述沟槽，以限定多个隔离结构。本方法还包括形成通过所述本征基极层而与所述集电极区域的部分耦接的所述双极结型晶体管的发射极。所述发射极具有相对于所述沟槽的长度横向定向的长度。
在本发明的实施例中，提供了一种双极结型晶体管的器件结构。所述器件结构包括在基板中的集电极区域和延伸到所述基板中的多个隔离结构。所述隔离结构包括电绝缘体，具有长度，并且以横向于所述长度的节距布置，使得所述隔离结构的每个相邻对被所述基板的相应部分分开。所述器件结构还包括在所述集电极区域的部分上的本征基极和在所述本征基极上的发射极。所述发射极具有相对于所述隔离结构的长度横向定向的长度。
在本发明的实施例中，一种硬件描述语言(HDL)设计结构编码在机器可读的数据存储介质上。所述HDL设计结构包括元件(element)，当该元件在计算机辅助设计系统中被处理时，该元件生成用于双极结型晶体管的器件结构的机器可执行表示。所述HDL设计结构包括在基板中的集电极区域和延伸到所述基板中的多个隔离结构。所述隔离结构包括电绝缘体，具有长度，并且以横向于所述长度的节距布置，使得所述隔离结构的每个相邻对被所述基板的相应部分分开。所述设计结构还包括在所述集电极区域的部分上的本征基极和在所述本征基极上的发射极。所述发射极具有相对于所述隔离结构的长度横向定向的长度。所述HDL设计结构可以包括网表。所述HDL设计结构还可以驻留在存储介质上，作为用于集成电路的布局数据交换的数据格式。所述HDL设计结构可以驻留在可编程门阵列中。
附图说明
并入本说明书中且构成本说明书的一部分的附图示出了本发明的各种实施例，并且连同上面给出的本发明的总体描述和下面给出的实施例的详细描述一起，用于解释本发明的实施例。
图1-9是在用于制造根据本发明实施例的器件结构的处理方法的连续制造阶段的基板的一部分的剖视图。
图2A是在图2的制造阶段的基板的不同部分的剖视图。
图2B是基板的顶视图，其中，大致沿线2-2获得图2，大致沿线2A-2A 获得图2A。
图2C是大致沿图2B中的线2C-2C获得的剖视图。
图3A是在图3的制造阶段的类似于图2A的剖视图。
图4A是在图4的制造阶段的基板的不同部分的剖视图。
图4B是基板的顶视图，其中，大致沿线4-4获得图4，大致沿线4A-4A获得图4A。
图4C是大致沿图4B中的线4C-4C获得的剖视图。
图9A是在图9的制造阶段的基板的顶视图。
图9B是大致沿图9A中的线9B-9B获得的剖视图。
图10是在半导体设计、制造和/或测试中所使用的设计过程的流程图。
具体实施方式
参照图1并根据本发明的实施例，基板10可以是任何合适的体基板，其包括本领域普通技术人员将会认为适于形成集成电路的半导体材料。例如，基板10可以包括例如为具有(100)晶格取向(lattice orientation)的单晶硅的单晶含硅材料的晶片。包括基板10的半导体材料可轻微地掺有杂质以改变其电性能，并且还可以包括可选的外延层。
沟槽隔离区域12、14(图2B)形成在基板中。沟槽隔离区域12、14是不连续的，并且布置成平行结构。沟槽隔离区域12、14可以是由浅沟槽隔离(STI)技术所形成的隔离结构，该浅沟槽隔离技术依赖于光刻及干法蚀刻工艺以将底部闭合的(closed-bottomed)沟槽限定于基板10中，沉积电绝缘体以填充所述沟槽，以及使用化学机械抛光(CMP)过程使电绝缘体相对于基板10的顶表面10a平坦化。电介质可以包括硅的氧化物，例如通过化学气相沉积(CVD)所沉积的致密化的原硅酸四乙酯(tetraethylorthosilicate，TEOS)。
通过引入一种电活性掺杂剂，例如其中电子是多数载流子并且操纵主半导体材料导电性的有效赋予n型导电性的来自元素周期表中第V族(例如，磷(P)、砷(As)或锑(Sb))的杂质物种，修改顶表面10a附近的基板10的导电性。在一个实施例中，n型杂质物种的单独的离子注入可以用于将掺杂剂引入基板中的不同深度，然后，退火可以激活杂质物种并减轻注入损伤。一种注入可以是高电流离子注入，其后是在形成可选的外延层之前掺杂基板 10的表面层的冗长的高温热退火。另一种注入可以包括选择性注入集电极(SIC)。退火可以用于促使该注入的掺杂剂侧向与竖向扩散，以使得基板10的表面层变为掺有杂质，结果，其在结构上与电上是连续的，具有来自初始高电流离子注入的更深入掺杂的层。
包括用于形成双极结型晶体管的本征基极的合适材料的本征基极层16形成基板10的顶表面10a上的连续附加层。在示范性实施例中，本征基极层16直接接触基板10的顶表面10a，并且还直接接触沟槽隔离区域12、14的顶表面。因为沟槽隔离区域不在仅由沟槽隔离区域12、14在两侧上侧向限制的基板10的区域之上，所以本征基极层16厚度均匀，其与基板10的顶表面10a直接接触并且包括单晶半导体材料。
本征基极层16可以包括半导体材料，例如以合金形式包括硅(Si)和锗(Ge)的硅锗(SiGe)，其中硅含量的范围为从原子百分数为95％至50％，锗含量的范围为从原子百分数为5％至50％。本征基极层16的锗含量可以是均匀的，或者本征基极层16的锗含量可在其厚度上分级或分段。或者，本征基极层16可以包括不同的半导体材料，例如硅(Si)。本征基极层16可以掺杂有一个或多个杂质物种，比如硼和/或碳。
本征基极层16可以在使用低温外延(LTE)生长工艺，例如可在范围为400℃至850℃的生长温度进行的气相外延(VPE)，形成沟槽隔离区域12、14之后形成。所述外延生长工艺可是非选择性的，因为单晶半导体材料(例如，单晶硅或SiGe)外延沉积到任何暴露的结晶表面(例如暴露的顶表面10a)上。本征基极层16的厚度范围可以为从约10nm至约600nm。在垂直于基板10的顶表面10a的方向上评估本文中的层厚度。
基极电介质层18形成在本征基极层16的顶表面16a上，并且在示范性实施例中，直接接触顶表面16a。再现下面的本征基极层16的形貌的基极电介质层18可以包括具有电介质材料的介电常数(例如，电容率)特性的电绝缘体。在一个实施例中，基极电介质层18可以包括在温度为500℃或更高的情况下使用快速热处理(rapid thermal process，RTP)所沉积的高温氧化物(HTO)。或者，基极电介质层18可以包括由不同的沉积工艺、硅的热氧化(例如，用蒸汽在高压下氧化(HIPOX))或这些工艺的组合所形成的氧化物。
参照图2、2A、2B、2C，其中相同的参考标号表示图1中相同的特征， 并且在处理方法的随后制造阶段，牺牲层20沉积在基极电介质层18的顶表面18a上。在示范性实施例中，牺牲层20可以包括使用硅烷或乙硅烷作为硅源通过CVD所沉积的多晶硅。
沟槽22、24形成为从牺牲层20的顶表面20a延伸完全通过牺牲层20、基极电介质层18、本征基极层16，并且进入基板10中。沟槽26、27、28、29、30形成在沟槽22附近，沟槽31、32、33、34、35形成在沟槽24附近。沟槽26-35从牺牲层20的顶表面20a延伸完全通过牺牲层20、基极电介质层18、本征基极层16，并且进入基板10中。基板10的部分58、59、60、61在沟槽26-30的相应相邻对之间保持不变，基板10的部分62、63、64、65在沟槽31-35的相应相邻对之间保持不变。
沟槽22包括外侧壁36和通过底表面22a及侧壁38、39而接合至外侧壁36的内侧壁37。沟槽24包括内侧壁40和通过底表面24a及侧壁42、43而接合至内侧壁40的外侧壁41。沟槽26-30中的每一个包括外侧壁44、内侧壁45，以及接合外侧壁44与内侧壁45的侧壁48、49和底表面47。沟槽31-35中的每一个包括外侧壁50、内侧壁51，以及接合外侧壁50与内侧壁51的侧壁53、54和底表面52。沟槽22、24、26-30和31-35各具有的相对于顶表面10a的深度可以比沟槽隔离区域12、14的相对于同一参考平面的深度更浅。
沟槽26-30的相邻对与沟槽31-35的相邻对由间距S隔开，该间距由特征节距(feature pitch)给出以限定分段槽的相应栅格图案。所述节距由相邻对之间的中心线到中心线的距离给出。沟槽26-30的数量和特征节距与沟槽31-35的数量和特征节距是在沟槽26-35形成于基板10中时所选的设计参数。
沟槽26、30、31和35可以具有长度L1，沟槽27-29和32-34的特征在于其长度为比L1更短的L2。沟槽22、24各具有长度L3，其可比L1或L2之一或二者更长或更短。在每种情况下，这些长度代表沟槽22、24、26-30和31-35的最长尺寸。在示范性实施例中，沟槽22沿其长度L3的中心线横向对齐沟槽26-30的沿着它们各自长度L1、L2的各个中心线，并且与沟槽26-30的相应中心线正交。在示范性实施例中，沟槽24沿其长度L3的中心线横向对齐沟槽31-35的沿着它们各自长度L1、L2的各个中心线，并且与沟槽31-35的各个中心线正交。这些长度中的每一个都对应于相应沟槽22、24、27-29和32-34在垂直于顶表面10a的平面中的最大尺寸。
在示范性实施例中，沟槽26、30的各自的内侧壁45是随着沟槽22的外侧壁36共同延伸的，从而限定了连续的开放体积。然而，沟槽27-29的各自的内侧壁45不是随着沟槽22的外侧壁36共同延伸的，从而集电极区域94的部分90介于这些内侧壁45与外侧壁36之间。在每种情况下，这些长度代表沟槽22和26-30的最长尺寸。
在示范性实施例中，沟槽31、35的各自的内侧壁51是随着沟槽24的外侧壁41共同延伸的，从而限定了连续的开放体积。然而，沟槽32-34的各自的内侧壁51不是随着沟槽24的外侧壁41共同延伸的，从而集电极区域94的部分92介于这些内侧壁51与外侧壁41之间。
集电极区域94的部分91置于沟槽22的内侧壁37与沟槽24的内侧壁40之间。集电极区域94的部分91大于部分90、92，并且优选地明显大于部分90、92。
沟槽22、24、26-30和31-35可以通过使用光刻和蚀刻工艺而形成。为此，掩模层56可施加于牺牲层20的顶表面20a上。掩模层56可以包括光刻胶，通过旋涂工艺将该光刻胶施加作为流体，预烘烤(pre-baked)该光刻胶，使该光刻胶暴露于通过光掩模所投射的辐射，曝光后烘烤该光刻胶，并且采用化学显影剂显影该光刻胶，以形成包括与沟槽22、24、26-30和31-35的预期位置相一致的开口图案的蚀刻掩模。开口图案从掩模层56转印至牺牲层20、基极电介质层18、本征基极层16以及基板10，以限定沟槽22、24、26-30和31-35。蚀刻工艺可以包括干法蚀刻工艺，例如反应离子蚀刻(RIE)。可以以单一蚀刻步骤或多个步骤进行的蚀刻工艺依赖于去除掩模层56、牺牲层20、基极电介质层18、本征基极层16以及基板10的材料的一个或多个蚀刻化学，并且可以包括定时的蚀刻。掩模层56在蚀刻工艺结束时被去除。如果包括光刻胶，则掩模层56可通过灰化或溶剂反萃取(solvent stripping)而被去除，然后是常规的清洗工艺。
参照图3、图3A，其中相同的参考标号表示图2、图2A-2C中相同的特征，并且在处理方法的随后制造阶段，包括电绝缘体的电介质层70形成为至少部分地，并且优选的是完全地，用电绝缘体的部分填充沟槽22、24、26-30和31-35。电介质层70还沉积在牺牲层20的顶表面20a上。
电介质层70可以包括本领域普通技术人员所认识的任何合适的有机或无机电介质材料。电介质层70可以包括电绝缘体，其特征可以表现为在室 温下大于1010(Ω-m)的电阻率。用于电介质层70的候选无机电介质材料可以包括但不限于二氧化硅(SiO2)、掺氟的硅玻璃(FSG)以及这些电介质材料的组合。另外，电介质层70可以包括特征在于相对电容率或介电常数比约为3.9的SiO2介电常数更小的低k电介质材料。用于电介质层70的候选低k电介质材料包括但不限于多孔和无孔旋涂有机低k电介质(例如旋涂芳族热固性聚合物树脂(spin-on spun-on aromatic thermoset polymer resin)，如聚芳烃(polyarylenes))、多孔和无孔的无机低k电介质(例如有机硅酸盐玻璃)、富含氢的碳氧化硅(SiCOH)和掺碳的氧化物以及这些和其他有机与无机电介质的组合。电介质层70可以通过任意数量的包括但不限于溅射法、旋涂应用或CVD的技术而沉积。
存在于沟槽22、24、26-30和31-35中的电介质层70的电介质材料还可以包括表现为没有固体物质的空体积的表面下的空隙(void)。这种空隙可具有大致统一的有效介电常数(约1.0)，并且可以在大气压力下或接近大气压力下由空气填充，在大气压下或接近大气压下由另一种气体填充，或者在所完成的微电子结构中包含低于大气压力(例如，部分真空)的空气或气体。电介质材料的合成介电常数可通过引入空隙而降低。
在一特定实施例中，电介质层70可以包括硅的氧化物(例如，SiO2)，其可以通过使用硅烷或硅烷与氮的混合物的硅源的低压化学气相沉积(LPCVD)而沉积。LPCVD是在低于大气压的压力下进行的，这趋向于减少不必要的气相反应并且改善基板10上的膜厚度的均匀性。例如，在LPCVD期间的基板温度可在600℃至650℃的范围内变化，并且在LPCVD期间的工艺腔压力可被限制在25Pa与150Pa之间的范围中。
参照图4、4A、4B，其中相同的参考标号表示图3、3A中相同的特征，并且在处理方法的随后制造阶段，将电介质层70从牺牲层20的顶表面20a去除，但不从沟槽22、24、26-30和31-35内去除。电介质层70可以通过湿法蚀刻工艺或干法蚀刻工艺而从顶部表面20a被去除，这可能基于牺牲层20的暴露而终止，或者可替代地是定时的。如果电介质层70包括硅的氧化物，那么可以采用RIE，以将电介质层70从牺牲层20的顶表面20a去除。另外，可以使用氧化物蚀刻，例如缓冲氢氟酸或稀释的氢氟酸，以去除电介质层70。牺牲层20的顶表面20a在去除电介质层70的叠加厚度(overlying thickness)后暴露。
沟槽22、24内的电绝缘体限定了隔离区域72、74，其可以相对于牺牲层20的顶表面20a凹陷，但不通过蚀刻工艺而被除去。隔离区域72、74延伸穿过本征基极层16并进入到基板10中至相对于顶表面10a的一深度，该深度比沟槽隔离区域12、14的深度浅。隔离区域72具有与沟槽22的边界名义上共同延伸的边界，隔离区域74具有与沟槽24的边界名义上共同延伸的边界。隔离区域72、74具有各自的内侧壁72a、74a和各自的外侧壁72b、74b。
隔离区域72、74再现相应沟槽22、24的几何形状。在一实施例中，隔离区域72、74可以包括彼此平行对准的电绝缘体条，并且隔离区域72、74未限定封闭的几何形状。在另一实施例中，隔离区域72、74可以接合或通过附加的隔离区域而接合，使得隔离区域72、74形成封闭的几何形状。隔离区域72、74穿透至相对于基板10顶表面10a的比沟槽隔离区域12、14浅的深度。在示范性实施例中，隔离区域72、74中的每个具有名义上等于长度L3的长度。
沟槽26-30内的电绝缘体限定了多个隔离结构79、80、81、82、83，它们共同地包括隔离区域76。隔离结构79-83再现沟槽26-30的几何形状。在一实施例中，隔离结构79-83可以包括相对于彼此平行对准且横向于包括隔离区域72的电绝缘体条的电绝缘体条。
再现沟槽30几何形状的隔离结构83包括侧壁160、161、162、163和底壁164。侧壁160与隔离区域72的外侧壁72b共同延伸。隔离结构79包括在几何形状和布置方面与隔离结构83的侧壁和底壁相类似的侧壁和底壁。同样地，再现沟槽35几何形状的隔离结构88包括侧壁166、167、168、169和底壁170。侧壁166与隔离区域74的外侧壁74b共同延伸。隔离结构84包括在几何形状和布置方面与隔离结构88的侧壁和底壁相类似的侧壁和底壁。在示范性实施例中，隔离结构79、83、84、88中的每个具有名义上等于长度L1的长度。
沟槽31-35内的电绝缘体限定了多个隔离结构84、85、86、87、88，它们共同地包括隔离区域78。隔离结构84-88再现沟槽31-35的几何形状。在一实施例中，隔离结构84-88可以包括相对于彼此平行对准且横向于包括隔离区域74的电绝缘体条的电绝缘体条。
再现沟槽29几何形状的隔离结构82包括侧壁172、173、174、175和 底壁176。侧壁172通过集电极区域94的部分90与隔离区域72的外侧壁72b隔开。隔离结构80、81包括在几何形状和布置方面与隔离结构82的侧壁和底壁相类似的侧壁和底壁。集电极区域94的部分90从隔离结构79侧向(laterally)延伸至隔离结构83，并且在横向方向上，从隔离结构80-82延伸至隔离区域72的外侧壁72b。在示范性实施例中，隔离结构80-82中的每个具有名义上等于长度L2的长度，且因此在长度上可以比隔离结构79、83短。
同样地，再现沟槽34几何形状的隔离结构87包括侧壁178、179、180、181和底壁182。侧壁178通过集电极区域94的部分92与隔离区域74的外侧壁74b隔开。隔离结构85、86包括在几何形状和布置方面与隔离结构87的侧壁和底壁相类似的侧壁和底壁。集电极区域94的部分92从隔离结构84侧向延伸至隔离结构88，并且在横向方向上，从隔离结构85-87延伸至隔离区域74的外侧壁74b。在示范性实施例中，隔离结构85-87中的每个具有名义上等于长度L2的长度，且因此在长度上可以比隔离结构84、88短。
集电极区域94外围地设置在隔离结构80-82的内侧壁172与隔离结构85-87的内侧壁178之间。集电极区域94的部分91位于隔离区域72的内侧壁72a与隔离区域74的内侧壁74a之间。只有比集电极区域94的部分91相对更小的集电极区域94的部分90、92外围地存在于隔离区域72、74外面。分别以分开隔离结构79-88相邻对的集电极区域94的半导体材料的附加插入部分58-61和62-65分割隔离结构79-83和隔离结构84-88。
子集电极区域96被定义为基板10的一部分，其位于隔离区域76、78下方并且在隔离区域76、78外面外围地出现在基板10的顶表面10a，以允许建立电接触。集电极区域94和子集电极区域96各掺杂有来自初始离子注入(图1)的电活性掺杂剂，使得集电极区域94和子集电极区域96具有相同的导电类型。隔离区域72、74外围地设置在隔离区域76、78之间，使得隔离区域72、74位于集电极区域94内。
参照图5，其中相同的参考标号表示图4、4A-4C中相同的特征，并且在处理方法的随后制造阶段，牺牲层20被部分地或完全地去除，以减少牺牲层20的顶表面20a或者基极电介质层18的顶表面18a(如果牺牲层20被完全地去除的话)与隔离区域72、74、76、78的顶表面之间的高度差。牺牲层20可以通过湿法蚀刻工艺或者干法蚀刻工艺而至少被部分地去除。特 别是，如果牺牲层20包括多晶硅，则牺牲层20可以通过例如干法蚀刻工艺或湿法蚀刻工艺(例如，硝酸(HNO3)和氢氟酸(HF)的含水混合物)的蚀刻工艺而被部分地或完全地去除。如果包括牺牲层20与基极电介质层18的材料被选择，则为了去除牺牲层20，基极电介质层18可以作为蚀刻停止起作用，使得可以相对于基极电介质层18选择性地蚀刻牺牲层20。
非本征基极层98形成于基极电介质层18的顶表面18a上。在一实施例中，非本征基极层98可以包括由CVD工艺所沉积的多晶半导体材料(例如，多晶硅或多晶SiGe)。如果非本征基极层98包括SiGe，则Ge的浓度可以具有分级或突变的分布，并且可以包括附加层，例如硅盖。非本征基极层98可以原位掺杂有一浓度的掺杂剂，例如有效赋予p型导电性的来自元素周期表第III族(例如，硼)的杂质物种。沉积工艺及其上形成有非本征基极层98的基极电介质层18的非结晶本性的结果是，整个非本征基极层98包括多晶半导体材料。如果牺牲层20在非本征基极层98沉积之前仅被部分地去除且包括例如多晶硅，则牺牲层20的剩余厚度被归入到非本征基极层98中。非本征基极层98还覆盖隔离区域72、74、76、78的顶表面。
然后，电介质层100、102、104的堆叠形成于非本征基极层98上。形成于非本征基极层98的顶表面98a上的电介质层100可以直接接触顶表面98a。形成于电介质层100的顶表面100a上的电介质层102可以直接接触顶表面100a。形成于电介质层102的顶表面102a上的电介质层104可以直接接触顶表面102a。电介质层100和电介质层104可以包括相同的电绝缘体，例如通过CVD所沉积的SiO2。电介质层102可以包括电绝缘体，其具有与电介质层100、104不同的蚀刻选择性。如果电介质层100、104包括SiO2，则电介质层102可以包括使用CVD所沉积的氮化硅(Si3N4)。
参照图6，其中相同的参考标号表示图5中相同的特征，并且在处理方法的随后制造阶段，使用光刻和蚀刻工艺，使电介质层100、102、104图案化，以限定与叠加于集电极区域94上的本征基极层16对齐的发射极开口106。为此，图案化的蚀刻掩模(未示出)被施加到电介质层104。在一实施例中，蚀刻掩模可以是光刻胶层，其包括通过旋涂施加至电介质层104顶表面104a的牺牲有机材料。使光刻胶层图案化的光刻工艺将光刻胶暴露于通过光掩模成像的辐射，并且在所曝光的光刻胶中显影出产生的潜在特征图案，以在预定位置处限定窗口用于发射极开口106。通过顺序去除各个电介 质层100、102、104的未受蚀刻掩模保护的区域，可是RIE的蚀刻工艺将发射极开口106形成于电介质层100、102、104中。可以以单一蚀刻步骤或多个步骤进行的蚀刻工艺依赖于一个或多个蚀刻化学，其去除单独的电介质层100、102、104并且可以包括一个或多个离散定时的或终点的蚀刻。
发射极开口106通过蚀刻工艺(例如RIE)延伸进入非本征基极层98。蚀刻工艺被控制成使得发射极开口106仅部分地延伸穿过非本征基极层98的厚度。具体而言，在暴露于电介质层100、102、104中发射极开口106内的顶表面98a的表面区域上，通过蚀刻工艺部分地去除非本征基极层98的厚度。蚀刻后，叠加于集电极区域94上的非本征基极层98的顶表面98a相对于包含所掩蔽区域中非本征基极层98的顶表面98a的平面是凹陷的(即，在不同的平面中)。叠加于集电极区域94上的非本征基极层98比发射极开口106之外的非本征基极层98薄，这会引起厚度差。蚀刻工艺可被控制，使得发射极开口106大约延伸通过非本征基极层98的层厚度的一半。在蚀刻工艺结束后，去除蚀刻掩模。如果包括光刻胶，则蚀刻掩模可以通过氧等离子体灰化(oxygen plasma ashing)或化学剥离(chemical stripping)而被去除。
间隔体108、109形成于限定发射极开口106界限的层98、100、102、104的竖向侧壁上。竖向延伸至发射极开口106的底部的间隔体108、109可以直接接触非本征基极层98的凹陷的顶表面98a。通过沉积包括电绝缘体的共形层，并且采用优先地从水平表面去除电绝缘体的各向异性蚀刻工艺(例如RIE工艺)使共形层成形，可以形成间隔体108、109。在各向异性蚀刻工艺结束时，间隔体108、109构成存在于由层98、100、102、104的共面侧壁所表示的竖向表面上的剩余的电绝缘体。间隔体108、109可以包括为电绝缘体的电介质材料，例如由CVD所沉积的Si3N4，在这种情况下，间隔体108、109是由与电介质层102相同的电介质材料构成的。
参照图6，其中相同的参考标号表示图5中相同的特征，并且在处理方法的随后制造阶段，由于存在间隔体108、109而变窄的发射极开口106在与发射极开口106对准的面积上深入地延伸完全穿过非本征基极层98。可以通过各向异性蚀刻工艺(例如RIE工艺)设置发射极开口106的延伸。蚀刻工艺选择性地(例如，以更高的蚀刻速率)去除非本征基极层98的材料至包括间隔体108、109以及基极电介质层18的材料，并且停止在基极电介质 层18上。与发射极开口106相邻且在间隔体108、109的下方，非本征基极层98的部分110、111在蚀刻工艺结束时保留下。部分110的侧壁与接近发射极开口106的间隔体108侧壁的相邻部分竖向对准。部分111的侧壁与接近发射极开口106的间隔体109侧壁的相邻部分竖向对准。
发射极开口106通过各向同性蚀刻工艺(例如湿法化学蚀刻工艺)深入地延伸穿过基极电介质层18。蚀刻工艺在本征基极层16上停止。基极电介质层18的该区域的去除使与发射极开口106对准的本征基极层16的顶表面16a暴露。各向同性蚀刻工艺选择性地去除基极电介质层18的材料至包括间隔体108、109、非本征基极层98以及本征基极层16的材料。如果基极电介质层18包括SiO2，则湿法化学蚀刻工艺可使用稀释的氢氟酸(DHF)或缓冲氢氟酸(BHF)作为蚀刻剂。如果电介质层104包括SiO2且取决于蚀刻条件，则各向同性蚀刻工艺可降低电介质层104的厚度，如在示范性实施例中所示，或者可从电介质层102完全去除电介质层104。
腔体112、113在基极电介质层18被蚀刻时形成在非本征基极层98的部分110、111与本征基极层16之间。具体而言，各向同性蚀刻工艺促使基极电介质层18在非本征基极层98的部分110、111的下方侧向后退，更具体地，分别促使基极电介质层18的侧壁相对于部分110、111的相应侧壁侧向地后退。在示范性实施例中，基极电介质层18的侧壁各分别相对于部分110、111的侧壁凹陷距离d。蚀刻偏差可以在蚀刻过程中得到控制，以调节基极介电层18的侧向凹陷，以及因此的基极电介质层18的侧壁位置和腔体112、113的深度。非本征基极层98的部分110、111通过腔体112、113而被切除下部，并且腔体112、113限定本征基极层16与非本征基极层98之间的开放空间。
由于非本征基极层98的顶表面98a在间隔体108、109形成之前是凹陷的，所以非本征基极层98的部分110、111比发射极开口106附近以外的非本征基极层98的其余部分薄。例如，部分110、111可以是非本征基极层98的其余部分厚度(其名义上等于原始沉积厚度)的一半。非本征基极层98的部分110、111可绕着发射极开口106的周界延伸，并且可以连接在一起以形成连续的结构。
参照图7，其中相同的参考标号表示图6中相同的特征，并且在处理方法的随后制造阶段，半导体层116形成为在本征基极层16的顶表面16a上 的附加层，并且在示范性实施例中直接形成在顶表面16a上。半导体层116包括通过外延方法(epitaxy method)所沉积的半导体材料。包括半导体层116的半导体材料可在沉积过程中或沉积后被掺杂，或者可未被掺杂。半导体层116可具有与本征基极层16或非本征基极层98不同的成分。
在沉积工艺中，半导体层116的半导体材料成核于本征基极层16的半导体材料上，并且在生长过程中获得本征基极层16的晶态(例如，单晶)。修定沉积条件，使得在间隔体108、109与电介质层104(或电介质层102，如果电介质层104之前已被去除的话)上没有沉积。在垂直于半导体层116顶表面116a的方向上测得的半导体层116的厚度可在约4至30nm的范围内。
半导体层116包括外围部120、122位于其侧面的中央部分118。沿着半导体层116的周界或边缘布置的外围部120、122分别占据腔体112、113，并限定电地且物理地耦接本征基极层16与非本征基极层98的连结。外围部120、122从基极电介质层18的相应侧壁朝向发射极开口106的中心线侧向地延伸。半导体层116的外围部120、122与非本征基极层98彼此直接物理且电接触，如外围部120、122与本征基极层16的顶表面16a那样。具体而言，外围部120、122提供直接的连接，用于非本征基极层98与本征基极层16之间的电流流动。外围部120、122与基极电介质层18可具有大约相等的层厚度，优选的是具有相等的层厚度，因为腔体112、113由基极电介质层18的侧向凹陷形成，且然后分别由外围部120、122填充。位于腔体112、113以外的半导体层116的中央部分118布置在发射极开口106的未填充空间与本征基极层16之间。
构成半导体层116的半导体材料同样生长在非本征基极层98的部分110、111的材料上，并且侧向地向内生长成进入到发射极开口106中的多晶材料的附加区域124、126。沉积工艺被控制成使得附加区域124、126凸出很短的距离到发射极开口106中，使发射极开口106不被显著地削减(pinch off)。
参照图8，其中相同的参考标号表示图7中相同的特征，并且在处理方法的随后制造阶段，沉积包括电介质材料的共形层130，并且在共形层130作为插入结构的情况下，将间隔体132、133形成在间隔体108、109上。共形层130可以由为电绝缘的电介质材料形成，例如可以包括在温度为500℃或更高时由快速热处理(RTP)所沉积的高温氧化物(HTO)的Si02的薄层。 或者，共形层130可以由不同的沉积工艺沉积。间隔体132、133包括电介质材料，其是电绝缘的并且选择性地蚀刻包括共形层130的电介质材料。例如，间隔体132、133可以包括例如为Si3N4的电绝缘体，其以与间隔体108、109相类似的方式通过沉积和各向异性蚀刻形成。共形层130的部分覆盖着发射极开口106内半导体层116的顶表面116a。
参照图9、9A和9B，其中相同的参考标号表示图8中相同的特征，并且在处理方法的随后制造阶段，半导体层116的顶表面116a通过蚀刻工艺而暴露，该蚀刻工艺去除发射极开口106内及侧向地在间隔体132、133之间的共形层130的材料。蚀刻工艺在构成半导体层116的材料上停止。蚀刻工艺可以是化学氧化物去除(COR)，其去除共形层130的材料(如果包括SiO2的话)，在间隔体132、134下方有最小底切(undercut)。COR工艺可以利用以1：10至10：1为比率的氟化氢(HF)和氨(NH3)的混合物流，并且可以在减少的压力(例如，约1毫托至约100毫托)及在接近室温下进行。
存在于电介质层104上的共形层130的部分和电介质层104的剩余部分也通过蚀刻工艺而被去除，以暴露电介质层102的顶表面102a。可选的HF化学清洗程序可以跟在蚀刻工艺之后。间隔体134、135由在蚀刻工艺进行中由间隔体132、133所遮蔽的共形层130的部分形成，并且分别设置在间隔体108、109与间隔体132、133之间。
双极结型晶体管150的发射极138形成在发射极开口106中。不传导的间隔体108、109和132-135环绕或围绕发射极138，用于将发射极138与非本征基极层98电隔离。发射极138间接地接触本征基极层16，这是因为插入的半导体层116。电介质盖140可以任选地形成在发射极138的头部上，并且可以包括电绝缘体，例如Si3N4。
双极结型晶体管150的发射极138可以由沉积的然后使用光刻和蚀刻工艺而图案化的、重掺杂的半导体材料的层形成。例如，发射极138可以由通过CVD或LPCVD所沉积的并且严重掺杂有一浓度的掺杂剂(例如赋予n-型导电性的来自元素周期表第V族的杂质物种，例如磷(P)、砷(As))的多晶硅形成。重掺杂的级别降低多晶硅的电阻率，并且可能通过将掺杂剂气体(例如磷化氢或砷化三氢(arsine))添加至CVD反应物气体的原位掺杂而被引入。
由重掺杂的半导体材料的层形成发射极138的光刻工艺可以利用光刻胶 和光刻，以形成仅保护与发射极开口106配准的重掺杂的半导体材料的条的蚀刻掩模。选择在层102的材料上停止的蚀刻工艺，以使来自重掺杂的半导体材料的受保护的条的发射极138成形。该掩模随后被去除，以暴露电介质层102的顶表面102a。
发射极138通过半导体层116与本征基极层16电地且物理地耦接。位于发射极开口106内的发射极138的底部直接接触半导体层116的顶表面116a，并且由于插入的半导体层116而间接接触本征基极层16的顶表面16a。发射极138的头部突出在发射极开口106之外，并且包括与电介质层102的顶表面102a部分叠加的侧向臂。虽然在示范性实施例中描绘为平的，但是发射极138头部的顶表面可以包括断片(divot)。
发射极138具有长度L4，中心线相对于隔离结构79-83的相应中心线(同样相对于沟槽26-30的相应中心线)沿着它们的相应长度L1、L2是横向的，并且在示范性实施例中与隔离结构79-83的相应中心线正交。同样地，发射极138的长度L4的中心线相对于隔离结构84-88的相应中心线(同样相对于沟槽31-35的相应中心线)沿着它们的相应长度L1、L2横向对齐，并且在示范性实施例中与隔离结构84-88的相应中心线正交。发射极138的长度L4对应于其在与顶表面10a垂直的平面中的最大尺寸。
使用用于形成发射极138和可选电介质盖140的相同蚀刻掩模与具有合适蚀刻化学的蚀刻工艺(例如RIE)，使电介质层100、102图案化。蚀刻掩模在使电介质层100、102成形后被去除。
在基板10上的双极结型晶体管150的覆盖区通过使用常规的光刻和蚀刻工艺而被完全限定，以使得层16、18、98、100、102图案化。使层16、18、98图案化，以从非本征基极层98限定双极结型晶体管150的非本征基极152，以及从本征基极层16限定双极结型晶体管150的本征基极154。蚀刻掩模应用于依赖于蚀刻工艺(例如RIE工艺)的图案化工艺，相应的蚀刻化学适于蚀刻层16、18、98。在蚀刻工艺之后，去除蚀刻掩模。
在一实施例中，使层16、18、98图案化的蚀刻工艺可以部分地或完全地去除在基极电介质层18与部分58-61之间的本征基极层16的部分，并且可以部分地或完全地去除在基极电介质层18与基板10的部分62-65之间的本征基极层16的部分，以形成腔体，例如在图9B中可见的示范性腔体66、67。腔体66用于切去在隔离结构82、83之间的非本征基极层98和基极电 介质层18的下部，并且被竖向地限制在基板10的部分61与基极电介质层18之间。腔体67用于切去在隔离结构87、88之间的非本征基极层98和基极电介质层18的下部，并且被竖向地限制在基板10的部分65与基极电介质层18之间。在示范性实施例中，腔体66延伸穿过相邻的隔离结构82、83之间的整个距离(即，部分61的宽度)，腔体67延伸穿过相邻的隔离结构87、88之间的整个距离(即，部分65的宽度)。腔体66可以延伸至隔离区域72的侧壁72a，腔体67可以延伸至隔离区域74的侧壁74a。隔离区域72、74用于防止蚀刻集电极区域94。通过去除隔离结构79-82的相邻对与隔离结构84-87的相邻对之间的本征基极层16，可以形成类似的腔体(未示出)。
然而，本发明的实施例并不局限于此，因为由蚀刻工艺所提供的底切可能不会去除隔离结构79-83的相邻对之间及隔离结构84-88的相邻对之间的层16的所有材料，但是代替地，可以在部分58-61及部分62-65的宽度和长度上仅部分地延伸。
在图案化后，双极结型晶体管150具有竖向架构，其中本征基极154位于发射极138与集电极区域94之间，并且发射极138、本征基极154和集电极区域94竖向布置。一个pn结限定在发射极138与本征基极154之间的界面处。另一个pn结限定在集电极区域94与本征基极154之间的界面处。
构成发射极138的半导体材料与构成非本征基极152和本征基极154的半导体材料的导电类型相反。可以是掺杂有硼和/或碳的SixGel-x的本征基极154的半导体材料可以具有比发射极138与集电极区域94的材料(例如，硅)更窄的带隙，在这种情况下，双极结型晶体管150包括Si/SiGe异质结。双极结型晶体管150可以包括NPN器件或PNP器件，这取决于发射极138、本征基极154和集电极区域94的导电类型。
外围地在集电极94侧面的隔离区域76、78取代将以其他方式存在于传统结构中的浅沟槽隔离体。消除浅沟槽隔离体会消除来自本征基极层16的分面(facet)，因为传统的层厚度差得以消除。更具体地，隔离区域76、78在本征基极层16沉积后形成，而在传统结构中的浅沟槽隔离体在本征基极层16形成之前形成。从用于双极结型晶体管150的有源器件区域去除分面为器件的设计及布局增加更多的自由，去除了在器件面积及缩放比例上的限制，并且使双极结型晶体管150在形貌方面总体更加平坦，以便于用在其制造中的光刻工艺。
在制造过程的前端制程(FEOL)部分期间，双极结型晶体管150的器件结构被复制在基板10的表面区域的至少一部分上。在BiCMOS集成电路中，使用基板10的其它区域，形成互补金属氧化物半导体(CMOS)晶体管(未示出)。其结果是，双极型和CMOS晶体管可用在同一基板10上。
之后是标准硅化(standard silicidation)及标准后端制程(BEOL)处理，其包括形成接触体与用于局部互连结构的引线，和通过塞(plug)形成电介质层和用于通过互连引线而与双极结型晶体管150耦接的互连结构的引线，以及形成用于附加器件结构(如包括在制造于基板10上的其他电路中的双极结型晶体管150和CMOS晶体管(未示出))的其他类似的接触体。其他有源和无源电路元件，例如二极管、电阻器、电容器、变容二极管和感应器，可制造在基板10上并且可以用在BiCMOS集成电路中。
图10是在半导体设计、制造和/或测试中使用的设计过程的流程图。图10示出了例如在半导体IC逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程200的方块图。设计流程200包括用于处理设计结构或器件以产生上述以及图9，图9A，图9B中示出的设计结构和/或器件的逻辑上或其他功能上等效表示的过程、机器和/或机制。由设计流程200处理和/或产生的设计结构可以在机器可读传输或存储介质上被编码以包括数据和/或指令，所述数据和/或指令在数据处理系统上执行或以其他方式处理时，产生硬件组件、电路、器件或系统的逻辑上、结构上、机械上或其他功能上的等效表示。机器包括但不限于用于IC设计过程(例如设计、制造或仿真电路、组件、器件或系统)的任何机器。例如，机器可以包括：用于产生掩模的光刻机、机器和/或设备(例如电子束直写仪)、用于仿真设计结构的计算机或设备、用于制造或测试过程的任何装置，或用于将所述设计结构的功能上的等效表示编程到任何介质中的任何机器(例如，用于对可编程门阵列进行编程的机器)。
设计流程200可随被设计的表示类型而不同。例如，用于构建专用IC(ASIC)的设计流程200可能不同于用于设计标准组件的设计流程200，或不同于用于将设计实例化到可编程阵列(例如，由或提供的可编程门阵列(PGA)或现场可编程门阵列(FPGA))中的设计流程200。
图10示出了多个此类设计结构，其中包括优选地由设计过程204处理 的输入设计结构202。设计结构202可以是由设计过程204生成和处理以产生硬件器件的逻辑上等效的功能表示的逻辑仿真设计结构。设计结构202还可以或备选地包括数据和/或程序指令，所述数据和/或程序指令由设计过程204处理时，生成硬件器件的物理结构的功能表示。无论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计(ECAD)生成设计结构202。当编码在机器可读数据传输、门阵列或存储介质上时，设计结构202可以由设计过程204内的一个或多个硬件和/或软件模块访问和处理以仿真或以其他方式在功能上表示例如图9，图9A，图9B中示出的那些电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构202可以包括文件或其他数据结构，其中包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其他数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言(HDL)设计实体或遵循和/或兼容低级HDL设计语言(例如Verilog和VHDL)和/或高级设计语言(例如C或C++)的其他数据结构。
设计过程204优选地采用和结合硬件和/或软件模块，所述模块用于合成、转换或以其他方式处理图9，图9A，图9B中示出的组件、电路、器件或逻辑结构的设计/仿真功能等价物以生成可以包含设计结构(例如设计结构202)的网表206。网表206例如可以包括编译或以其他方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其他元件和电路的连接的线缆、分离组件、逻辑门、控制电路、I/O设备、模型等的列表。网表206可以使用迭代过程合成，其中网表206被重新合成一次或多次，具体取决于器件的设计规范和参数。对于在此所述的其他设计结构类型，网表206可以记录在机器可读数据存储介质上或编程到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其他闪存。此外或备选地，所述介质可以是可在其上经由因特网或其他适合联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。
设计过程204可以包括用于处理包括网表206在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件208内并包括一组常用元件、电路和器件，其中包括给定制造技术(例如，不同的技 术节点，32纳米、45纳米、90纳米等)的模型、布图和符号表示。所述数据结构类型还可包括设计规范210、特征数据212、检验数据214、设计规则216和测试数据文件218，它们可以包括输入测试模式、输出测试结果和其他测试信息。设计过程204还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程204中使用的可能机械设计工具和应用的范围。设计过程204还可包括用于执行诸如定时分析、检验、设计规则检查、放置和路由操作之类的标准电路设计过程的模块。
设计过程204采用和结合逻辑和物理设计工具(例如HDL编译器)以及仿真建模工具以便与任何其他机械设计或数据(如果适用)一起处理设计结构202连同示出的部分或全部支持数据结构，从而生成第二设计结构220。设计结构220以用于机械设备和结构的数据交换的数据格式(例如以IGES、DXF、Parasolid XT、JT、DRG或任何其他用于存储或呈现此类机械设计结构的适合格式)驻留在存储介质或可编程门阵列上。类似于设计结构202，设计结构220优选地包括一个或多个文件、数据结构或其他计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且由ECAD系统处理时生成图9，图9A，图9B中示出的本发明的一个或多个实施例的逻辑上或以其他方式在功能上等效的形式。在一个实施例中，设计结构220可以包括在功能上仿真图9，图9A，图9B中示出的器件的编译后的可执行HDL仿真模型。
设计结构220还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式(例如以GDSII(GDS2)、GLl、OASIS、图文件或任何其他用于存储此类设计数据结构的适合格式存储的信息)。设计结构220可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布图参数、线缆、金属级别、通孔、形状、用于在整个生产线中路由的数据，以及制造商或其他设计人员/开发人员制造上述以及图9，图9A，图9B中示出的器件或结构所需的任何其他数据。设计结构220然后可以继续到阶段222，例如，在阶段222，设计结构220：继续到流片(tape-out)，被发布到制造公司、被发布到掩模室(mask house)、被发送到其他设计室，被发回给客户等。
上述方法用于集成电路芯片制造。制造者可以以原始晶片形式(即，作 为具有多个未封装芯片的单晶片)、作为裸小片或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装(例如，引线固定到母板的塑料载体或其他更高级别的载体)或多芯片封装(例如，具有一个或两个表面互连或掩埋互连的陶瓷载体)来安装芯片。在任何情况下，所述芯片然后都作为(a)中间产品(如母板)或(b)最终产品的一部分与其他芯片、分离电路元件和/或其他信号处理装置集成。最终产品可以是任何包括集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备及中央处理器的高级计算机产品。
要理解的是，当一元件被描述为“连接”或“耦接”至另一元件或者与另一元件“连接”或“耦接”时，其可以被直接连接或耦接至其他元件，或者代替地，可以存在一个或多个插入元件。与此相反，当一元件被描述为“直接连接”或“直接耦接”至另一元件时，不存在任何插入元件。当一元件被描述为“间接连接”或“间接耦接”至另一元件时，至少存在一个插入元件。
在此所使用的术语的目的是仅描述特定的实施例，并非旨在限制本发明。如本文所用，单数形式“一个”旨在也包括复数形式，除非上下文明确地另有指示。还要理解的是，术语“包括”，在本说明书中使用时，指定存在所述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组合。
出于示例目的给出了对本发明的各种实施例的描述，但所述描述并非旨在是穷举的或限于所公开的各实施例。在不偏离所描述的实施例的范围和精神的情况下，对于本领域的技术人员而言，许多修改和变化都将是显而易见的。在此使用的术语的选择是为了最佳地解释各实施例的原理、实际应用或对市场中存在的技术的技术改进，或者使本领域的其他技术人员能够理解在此公开的各实施例。

Claims (20)

1.一种制造双极结型晶体管的方法，所述方法包括：
在基板中形成所述双极结型晶体管的集电极区域；
在所述集电极区域上形成本征基极层；
形成延伸到所述基板中的多个第一沟槽，其中，所述第一沟槽具有长度，并且以横向于所述长度的节距布置，使得所述第一沟槽的每个相邻对被所述基板的相应部分分开；
用电绝缘体至少部分地填充所述第一沟槽，以限定多个隔离结构；以及
形成所述双极结型晶体管的发射极，该发射极通过所述本征基极层而与所述集电极区域的第一部分耦接，其中，所述发射极具有相对于所述第一沟槽的长度横向定向的长度。
2.根据权利要求1所述方法，其中，所述本征基极层在形成所述第一沟槽之前形成。
3.根据权利要求2所述的方法，其中，所述第一沟槽延伸穿过所述本征基极层。
4.根据权利要求1所述的方法，其中，所述本征基极层竖向地位于所述发射极与所述集电极区域的第一部分之间，使得所述集电极区域的第一部分、所述本征基极层以及所述发射极具有竖向的布置。
5.根据权利要求1所述的方法，还包括：
在所述基板中形成隔离区域，该隔离区域通过所述集电极区域的第二部分与所述隔离结构中的至少一个侧向地分开，并且将所述集电极区域的第二部分与所述集电极区域的第一部分侧向地分开。
6.根据权利要求5所述的方法，其中，在所述基板中形成通过所述双极结型晶体管的所述集电极区域的第二部分与所述隔离结构中的至少一个分开的所述隔离区域包括：
蚀刻第二沟槽到所述集电极区域中；以及
用所述电绝缘体至少部分地填充所述第二沟槽。
7.根据权利要求6所述的方法，其中，所述第一沟槽与所述第二沟槽同时形成，并且同时用所述电绝缘体至少部分地填充所述第一沟槽与所述第二沟槽。
8.根据权利要求7所述的方法，其中，所述本征基极层在形成所述第一沟槽与所述第二沟槽之前形成，并且所述第一沟槽与所述第二沟槽延伸穿过所述本征基极层。
9.根据权利要求5所述的方法，其中，所述隔离结构中的至少一个没有通过所述集电极区域的第一部分与所述隔离区域分开。
10.根据权利要求1所述的方法，还包括：
在用所述电绝缘体至少部分地填充所述第一沟槽之后，在所述本征基极层上形成基极电介质层；以及
在所述基极电介质层及所述隔离结构上形成非本征基极层。
11.根据权利要求10所述的方法，还包括：
部分地去除所述本征基极层，以限定竖向地在所述基极电介质层与所述基板之间腔体。
12.根据权利要求11所述的方法，其中，所述腔体在所述隔离结构的相邻对之间侧向地延伸。
13.一种双极结型晶体管的器件结构，所述器件结构包括：
在基板中的集电极区域；
多个隔离结构，其延伸到所述基板中并且包括电绝缘体，所述隔离结构具有长度并且以横向于所述长度的节距布置，使得所述隔离结构的每个相邻对被所述基板的相应部分分开；
在所述集电极区域的第一部分上的本征基极；
在所述本征基极上的发射极，所述发射极具有相对于所述隔离结构的长度横向定向的长度，以及
在所述本征基极上的基极电介质，和在所述基极电介质层及所述隔离结构上的非本征基极层。
14.根据权利要求13所述的器件结构，还包括：
在所述基板中的隔离区域，所述隔离区域通过所述集电极区域的第二部分与所述隔离结构中的至少一个侧向地分开，并且所述隔离区域将所述集电极区域的第二部分与所述集电极区域的第一部分侧向地分开。
15.根据权利要求14所述的器件结构，其中，所述隔离区域包括所述电绝缘体，并且所述隔离区域与所述隔离结构延伸穿过所述本征基极。
16.根据权利要求14所述的器件结构，其中，所述隔离结构中的至少一个没有通过所述集电极区域的第二部分与所述隔离区域分开。
17.根据权利要求13所述的器件结构，其中，所述隔离结构延伸穿过所述本征基极。
18.根据权利要求13所述的器件结构，其中，所述本征基极竖向地位于所述发射极与所述集电极区域之间，使得所述集电极区域、所述本征基极以及所述发射极具有竖向的布置。
19.根据权利要求13所述的器件结构，还包括：
腔体，侧向地在所述隔离结构的相邻对之间且竖向地在所述基极电介质层与所述基板之间。
20.根据权利要求19所述的器件结构，其中，所述隔离结构延伸穿过所述本征基极。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2784822B1 (en) * 2013-03-25 2018-12-19 Nxp B.V. Collector-up bipolar transistor and method of manufacturing the same
US9029229B2 (en) * 2013-05-29 2015-05-12 International Business Machines Corporation Semiconductor device and method of forming the device by forming monocrystalline semiconductor layers on a dielectric layer over isolation regions
US9887278B2 (en) 2015-09-28 2018-02-06 International Business Machines Corporation Semiconductor-on-insulator lateral heterojunction bipolar transistor having epitaxially grown intrinsic base and deposited extrinsic base
FR3079965A1 (fr) * 2018-04-06 2019-10-11 Stmicroelectronics (Rousset) Sas Circuit integre a transistors a base commune
US10916642B2 (en) 2019-04-18 2021-02-09 Globalfoundries U.S. Inc. Heterojunction bipolar transistor with emitter base junction oxide interface
US11437487B2 (en) * 2020-01-14 2022-09-06 Atomera Incorporated Bipolar junction transistors including emitter-base and base-collector superlattices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1624928A (zh) * 2003-12-04 2005-06-08 国际商业机器公司 双极晶体管及其制造方法
CN1868061A (zh) * 2003-08-29 2006-11-22 国际商业机器公司 具有凸起的外部基极的双极型晶体管及其制造方法
CN101038877A (zh) * 2006-03-14 2007-09-19 国际商业机器公司 全硅化外基极晶体管
CN101167167A (zh) * 2005-04-28 2008-04-23 Nxp股份有限公司 双极晶体管及其制造方法
CN1979889B (zh) * 2005-12-05 2011-07-13 国际商业机器公司 双极结型晶体管(bjt)及其形成方法
CN102428548A (zh) * 2009-06-29 2012-04-25 国际商业机器公司 双极晶体管的缩放

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4435899A (en) 1981-03-02 1984-03-13 Rockwell International Corporation Method of producing lateral transistor separated from substrate by intersecting slots filled with substrate oxide
US4437226A (en) 1981-03-02 1984-03-20 Rockwell International Corporation Process for producing NPN type lateral transistor with minimal substrate operation interference
JPS61164262A (ja) 1985-01-17 1986-07-24 Toshiba Corp 半導体装置
US4764801A (en) 1985-10-08 1988-08-16 Motorola Inc. Poly-sidewall contact transistors
JP2748988B2 (ja) 1991-03-13 1998-05-13 三菱電機株式会社 半導体装置とその製造方法
US5849613A (en) 1997-10-23 1998-12-15 Chartered Semiconductor Manufacturing Ltd. Method and mask structure for self-aligning ion implanting to form various device structures
FR2807567A1 (fr) 2000-04-10 2001-10-12 St Microelectronics Sa Procede de realisation d'un transistor bipolaire
US6475848B1 (en) * 2001-06-15 2002-11-05 National Semiconductor Corporation Polysilicon-edge, low-power, high-frequency bipolar transistor and method of forming the transistor
US6624497B2 (en) 2002-02-25 2003-09-23 Intersil Americas, Inc Semiconductor device with a reduced mask count buried layer
JP2003303830A (ja) * 2002-04-12 2003-10-24 Nec Electronics Corp 半導体装置及びその製造方法
JP4959140B2 (ja) * 2005-02-04 2012-06-20 株式会社日立超エル・エス・アイ・システムズ 半導体装置
US8395935B2 (en) * 2010-10-06 2013-03-12 Macronix International Co., Ltd. Cross-point self-aligned reduced cell size phase change memory
US20130277753A1 (en) * 2012-04-20 2013-10-24 International Business Machines Corporation Bicmos devices on etsoi
FR2993406B1 (fr) * 2012-07-13 2014-08-22 Commissariat Energie Atomique Circuit integre sur soi comprenant un transistor bipolaire a tranchees d'isolation de profondeurs distinctes

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1868061A (zh) * 2003-08-29 2006-11-22 国际商业机器公司 具有凸起的外部基极的双极型晶体管及其制造方法
CN1624928A (zh) * 2003-12-04 2005-06-08 国际商业机器公司 双极晶体管及其制造方法
CN101167167A (zh) * 2005-04-28 2008-04-23 Nxp股份有限公司 双极晶体管及其制造方法
CN1979889B (zh) * 2005-12-05 2011-07-13 国际商业机器公司 双极结型晶体管(bjt)及其形成方法
CN101038877A (zh) * 2006-03-14 2007-09-19 国际商业机器公司 全硅化外基极晶体管
CN102428548A (zh) * 2009-06-29 2012-04-25 国际商业机器公司 双极晶体管的缩放

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