CN103650145B - 具有连接内部和外部基极的链路区域的双极结型晶体管 - Google Patents

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Abstract

本申请涉及具有连接内部和外部基极的链路区域的双极结型晶体管。用于制造双极结型晶体管的方法、通过该方法制作的双极结型晶体管以及用于双极结型晶体管的设计结构。双极结型晶体管（80）包括内部基极（84）上的介电层（32）以及通过介电层与内部基极至少部分隔开的外部基极（82）。发射极开口（52）延伸通过外部基极和介电层。介电层相对于发射极开口横向凹陷，以在内部基极和外部基极之间限定腔体（60a、60b）。该腔体利用物理链接外部基极和内部基极的半导体层（64）填充。

Description

具有连接内部和外部基极的链路区域的双极结型晶体管
技术领域
本发明一般涉及半导体器件制造，并且更具体地，涉及双极结型晶体管、双极结型晶体管的制造方法以及用于双极结型晶体管的设计结构。
背景技术
双极结型晶体管典型地常见于要求苛刻类型的集成电路，尤其是用于高频应用的集成电路。双极结型晶体管的一种应用是用在无线通信系统中的射频集成电路（RFIC）、蜂窝电话中的功率放大器，以及其它类型的高速集成电路。双极结型晶体管还可以在双极互补金属氧化物半导体（BiCMOS）集成电路中与互补金属氧化物半导体（CMOS）场效应晶体管结合，这在集成电路的构造中利用了两种晶体管类型的正面特性。
常规的双极结型晶体管是包括三个半导体区域，即发射极、基极和集电极区域的三端子电子器件。总的来说，双极结型晶体管包括一对p-n结，即集电极-基极结和发射极-基极结。异质结双极结型晶体管是一种采用至少两种半导体材料的器件类型，这两种半导体材料的特征在于用于发射极和基极区域的不同带隙，由此产生异质结。例如，异质结双极结型晶体管的发射极可以由硅组成而异质结双极结型晶体管的基极可以由硅锗组成，其中硅锗拥有比硅窄的带隙。
对于双极结型晶体管，需要改进的器件结构、制造方法与设计结构。
发明内容
在本发明的一种实施例中，提供了用于制造双极结型晶体管的方法。所述方法包括在内部基极层上形成介电层并且在介电层上形成外部基极层。外部基极层和内部基极层被介电层彼此隔开。所述方法进一步包括形成延伸通过外部基极层和介电层的发射极开口。介电层相对于发射极开口横向凹陷，以限定内部基极层和外部基极层之间的并且通向发射极开口的腔体。所述腔体利用物理耦合或链接外部基极层与内部基极层的半导体层填充。
在本发明的一种实施例中，提供了用于双极结型晶体管的器件结构。所述器件结构包括内部基极、外部基极以及内部基极和外部基极之间的介电层。发射极开口延伸通过外部基极和介电层到达内部基极。发射极位于发射极开口中。所述器件结构进一步包括发射极和内部基极之间的半导体层。所述半导体层相对于发射极开口横向延伸，以在外部基极和内部基极之间建立物理链路。
在本发明的一种实施例中，硬件描述语言（HDL）设计结构在机器可读数据存储介质上编码。所述HDL设计结构包括当在计算机辅助设计系统中被处理时生成双极结型晶体管的机器可执行表示的元件。所述HDL设计结构包括内部基极、外部基极以及内部基极和外部基极之间的介电层。发射极开口延伸通过外部基极和介电层到达内部基极。发射极位于发射极开口中。所述设计结构进一步包括发射极和内部基极之间的半导体层。所述半导体层相对于发射极开口横向延伸，以在外部基极和内部基极之间建立物理链路。所述HDL设计结构可以包括网表（netlist）。所述HDL设计结构还可以作为用于集成电路布局数据的交换的数据格式驻留在存储介质上。所述HDL设计结构可以驻留在可编程门阵列中。
附图说明
结合到本说明书并且构成其一部分的附图说明了本发明的各种实施例，并且与以上给出的本发明的通用描述和以下给出的实施例的具体描述一起，用来解释本发明的实施例。
图1-9是根据本发明一种实施例、处于制造器件结构的处理方法相继制造阶段的一部分衬底的横截面视图。
图5A是图5的一部分的放大视图。
图5B是根据本发明一种备选实施例、类似于图5A的放大视图。
图5C是根据本发明另一种备选实施例、类似于图5A和5B的放大视图。
图5D是根据本发明另一种备选实施例、类似于图5A-5C的放大视图。
图6A是图6的一部分的放大视图并且示出了处于后续制造阶段的图5A的实施例。
图6B是类似于图6A的放大视图并且示出了处于后续制造阶段的图5B的实施例。
图6C是类似于图6A和6B的放大视图并且示出了处于后续制造阶段的图5C的实施例。
图6D是类似于图6A-6C的放大视图并且示出了处于后续制造阶段的图5D的实施例。
图10是用在半导体设计、制造和/或测试中的设计过程的流程图。
具体实施方式
参考图1并且根据本发明的一种实施例，衬底10由半导体材料组成。衬底10可以是任何合适的大块衬底，包括本领域普通技术人员认为适合形成集成电路的半导体材料。例如，衬底10可以由含单晶硅的晶片组成，诸如具有（100）晶格取向的单晶硅。衬底10中所包含的单晶硅半导体材料可以包含一定的缺陷密度（defectconcentration）并且仍然被认为是单晶。包括衬底10的半导体材料可以轻微掺杂一些杂质，以更改其电属性，并且可以包括外延层。例如，衬底10可以轻微掺杂p型的杂质种类（诸如硼）以便使其最初是p型。
沟槽隔离区12是在衬底10中作为隔离结构由常规工艺形成的。在一种实施例中，沟槽隔离区12可以是由依赖于光刻和干蚀刻工艺的浅沟槽隔离（STI）技术形成的隔离结构，这种技术在衬底中限定闭合底部的沟槽、用电介质填充沟槽并且利用化学机械抛光（CMP）工艺使到衬底10的顶表面14的层平坦。电介质可以是硅的氧化物，诸如通过化学汽相沉积（CVD）沉积的致密正硅酸乙酯（densifiedtetraethylorthosilicate）（TEOS）或者利用等离子辅助沉积的高密度等离子（HDP）氧化物。沟槽隔离区12环绕并且电隔离衬底10的器件区域16，该器件区域16在制造双极结型晶体管80（图9）中使用。
双极结型晶体管80（图9）的集电极区域18和子集电极区域20在衬底10中作为掺杂杂质的区域给出。集电极区域18和子集电极区域20利用不同浓度的电活性掺杂剂掺杂，诸如对赋予n型传导率有效的来自元素周期表V族的杂质种类（例如，砷），其中电子是主要载体并且控制半导体材料的电导率。集电极区域18和子集电极区域20可以利用本领域技术人员熟悉的技术和条件由n型掺杂剂的离子植入形成并且退火，以便激活掺杂剂。例如，集电极区域18可以包括通过把具有选定剂量和动能的n型掺杂剂植入器件区域16的中心部分而形成的选择性植入的集电极（SIC），并且可以在工艺流中任何合适的点形成。在该处理方法的过程当中，集电极区域18中的掺杂剂将横向和纵向扩散，使得器件区域16的基本上整个中心部分都变得被掺杂并且在结构上与子集电极区域20是连续的。
由适于形成双极结型晶体管80（图9）的内部基极84的材料组成的内部基极层22作为连续的附加层（additivelayer）沉积在衬底10的顶表面14上并且特别是衬底10的器件区域16的顶表面14上。在一种具有代表性的实施例中，内部基极层22与器件区域16的顶表面14和沟槽隔离区12的顶表面直接接触。内部基极层22可以由包括硅（Si）和锗（Ge）的半导体材料SixGe1-x组成，其中锗的含量（1-x）从5原子百分比到50原子百分比变化，而硅的含量（x）从95原子百分比到50原子百分比变化。内部基极层22的锗的含量可以是统一的或者内部基极层22的锗的含量可以在内部基极层22的厚度上逐步变化或阶梯形变化。内部基极层22可以用一种或多种杂质种类，诸如硼和/或碳，掺杂。
内部基极层22是利用低温外延（LTE）生长工艺形成的（一般是在从400°C到850°C变化的生长温度）。外延生长工艺是在沟槽隔离区12已经形成之后执行的。外延生长工艺是非选择性的，因为单晶半导体材料（例如，单晶硅或者SiGe）外延沉积在任何暴露的晶体表面上，诸如器件区域16暴露的顶表面14，并且非单晶半导体材料（例如，多晶硅或者多晶SiGe）非外延地沉积在沟槽隔离区12或者已经存在多晶半导体材料的区域（未示出）的非晶体材料上。
由于外延生长工艺的非选择性，内部基极层22包括凸起区域24、包围凸起区域24的未凸起区域26以及凸起区域24和未凸起区域26之间的刻面区域28。内部基极层22的凸起区域24由单晶半导体材料组成并且横向定位成与衬底10的集电极区域18和器件区域16垂直对准。内部基极层22的未凸起区域26由多晶半导体材料组成并且在凸起区域24附近覆盖在沟槽隔离区12之上。内部基极层22的刻面区域28可以在刻面区域28中由多晶与单晶材料的混合物或者主要由单晶材料组成。内部基极层22的厚度可以从大约10nm至大约600nm变化，最大的层厚度在凸起区域24中并且未凸起区域26的层厚度小于凸起区域24的层厚度。这里的层厚度是在与衬底10的顶表面14正交的方向估计的。刻面区域28具有在从与凸起区域24邻接到与未凸起区域26邻接的方向单调变化的厚度。随着内部基极层22的厚度增加，凸起区域24的宽度也同样增加，使得刻面区域28相对于凸起区域24的中心线横向向外移动。
参考图2，其中相同的附图标记指图1中的相同特征并且处于后续的制造阶段，基极介电层32在内部基极层22的顶表面30上形成，并且在这种具有代表性的实施例中，直接接触顶表面30。基极介电层32可以是具有电介质介电常数（例如，电容率）特性的绝缘材料。在一种实施例中，基极介电层32可以是在500°C或更高利用快速热处理（RTP）沉积的高温氧化物（HTO），并且可以由硅的氧化物诸如额定介电常数为3.9的二氧化硅（SiO2）组成。作为替代，如果基极介电层由氧化物组成，则基极介电层32的材料可以通过不同的沉积工艺或者硅的热氧化，诸如高压蒸汽（HPIOX）的氧化，或者本领域普通技术人员已知的以上氧化物形成技术的组合沉积。
参考图3，其中相同的附图标记指图2中的相同特征并且处于后续的制造阶段，外部基极层36在基极介电层32的顶表面34上形成，并且在这种具有代表性的实施例中，直接接触顶表面34。外部基极层可以由与底层基极介电层32具有不同蚀刻选择性的材料组成。在一种实施例中，外部基极层36可以由通过CVD工艺沉积的多晶半导体材料（例如，多晶硅或者多晶SiGe）组成。外部基极层36可以在沉积过程中原位（insitu）掺杂一定浓度的掺杂剂，诸如对赋予p型传导率有效的来自元素周期表III族的杂质种类（例如，硼）。作为沉积工艺和外部基极层36在其上形成的基极介电层32的非晶本质的结果，整个外部基极层36是由多晶半导体材料组成的。底层内部基极层22的不均匀拓扑结构在外部基极层36中再现，使得外部基极层36具有覆盖内部基极层22的凸起区域24的凸起区域35（图4）。
然后，由介电层40、44、48组成的发射极介电堆41在外部基极层36上形成并且也再现底层内部基极层22的拓扑结构。介电层40在外部基极层36的顶表面38上形成，并且在这种具有代表性的实施例中，直接接触顶表面38。介电层40可以由与底层介电层40具有不同蚀刻选择性的介电材料组成。在一种实施例中，介电层40可以由通过CVD或者另一种合适的沉积工艺沉积的SiO2组成。层44在介电层40的顶表面42上形成，并且在这种具有代表性的实施例中，直接接触顶表面42。层44可以由与底层介电层40具有不同蚀刻选择性的介电材料组成。在一种实施例中，层44可以由利用CVD或者另一种合适的沉积工艺沉积的氮化硅（Si3N4）组成。介电层48沉积在介电层44的顶表面46上，并且在这种具有代表性的实施例中，直接接触顶表面46，其中介电层48可以由与介电层44具有不同成分并且与层40具有相同成分的介电材料组成。介电层48可以由与底层44具有不同蚀刻选择性的介电材料组成。在一种实施例中，介电层48可以由通过CVD或者另一种合适的沉积工艺沉积的SiO2组成。
参考图4，其中相同的附图标记指图3中的相同特征并且处于后续的制造阶段，发射极介电堆41的介电层40、44、48利用光刻和减成法蚀刻（subtractiveetching）工艺构图，以限定与内部基极层22的凸起区域24对准的发射极开口52。为此，发射极介电堆41利用构图的蚀刻掩模（未示出）来遮蔽。在一种实施例中，蚀刻层可以是由牺牲有机材料组成的光致抗蚀剂层，其中牺牲有机材料通过旋涂涂覆到介电层48的顶表面。光刻工艺使得把光致抗蚀剂层暴露给通过光掩模成像的辐射并且在暴露的光致抗蚀剂中显影所得到的潜在特征图样以便在用于发射极开口52的预期位置限定窗口成为必需。
减成法蚀刻工艺，诸如反应性离子蚀刻（RIE）工艺，用于顺序地除去表面区域之上通过该窗口暴露并且不被蚀刻掩模保护的每个介电层40、44、48的一个区域。例如，蚀刻工艺的初始片段具有除去介电层48不受保护的区域并且停在层44的顶表面46上的蚀刻化学品。蚀刻化学品可以被改变，以除去底层44不被保护的区域并且停在介电层40的顶表面42上。蚀刻化学品可以被再次改变，以除去底层介电层40不被保护的区域并且停在外部基极层36的顶表面38上。作为替代，可能使用包括更少蚀刻步骤的更简单的蚀刻化学品。
减成法蚀刻工艺，诸如RIE工艺，用于跨发射极开口52内部暴露的顶表面38的表面区域部分地除去外部基极层36的凸起区域35的厚度。减成法蚀刻工艺被控制成使得发射极开口52只部分地延伸通过外部基极层36的厚度。在蚀刻之后，凸起区域35中外部基极层36的顶表面38相对于受发射极介电堆41和蚀刻掩模保护的区域中外部基极层36的顶表面38凹陷。在发射极开口52内部其表面区域之上，外部基极层36的凸起区域35具有与顶表面38正交测量的厚度t2。厚度t2小于发射极开口52外面的外部基极层36（以及凸起区域35）的厚度t1，这造成厚度差。在一种实施例中，减成法蚀刻工艺被控制成使得发射极开口52大约延伸通过基极介电层32的层厚度的一半，并且因此，厚度t1是厚度t2的大约两倍。在减成法蚀刻工艺结束后，蚀刻掩模被除去，并且如果由光致抗蚀剂组成的话，蚀刻掩模可以通过氧气等离子灰化或化学剥离来除去。
隔离片54a、54b在与发射极开口52接界的层36、40、44、48的垂直侧壁上形成。隔离片54a、54b垂直地延伸到发射极开口52的底部，以便直接接触外部基极层36凹陷的顶表面38。在一种具有代表性的实施例中，隔离片54a、54b可以通过沉积由非传导性的介电材料组成的盖层（未示出）并且利用各向异性蚀刻工艺（诸如RIE工艺）使盖层成形而形成，其中各向异性蚀刻工艺优先从水平表面除去组成的介电材料。在各向异性蚀刻工艺结束时，隔离片54a、54b由垂直表面上驻留的残留介电材料以层36、40、44、48的侧壁的形式构成。包括隔离片54a、54b的介电材料可以是例如通过CVD沉积的Si3N4，在这种情况下，隔离片54a、54b由与介电层44相同的介电材料组成。
参考图5、5A，其中相同的附图标记指图4中的相同特征并且处于后续的制造阶段，各向异性蚀刻工艺，诸如RIE工艺，随后用于继续跨顶表面38在发射极开口52中暴露的表面区域除去外部基极层36的凸起区域35。该蚀刻工艺选择性地（例如，以更高的蚀刻速率）对包括隔离片54a、54b和基极介电层32的材料除去外部基极层36的材料。该蚀刻工艺停在基极介电层32上并且暴露发射极开口52内部基极介电层32的顶表面34。跨发射极开口52内部凸起区域35的表面区域，外部基极层36被完全除去。与发射极开口52相邻并且在隔离片54a、54b下面，外部基极层36的部分37a、37b保留厚度t2（图4）。部分37a的侧壁61a与和发射极开口52接界的隔离片54a的侧壁的相邻部分垂直对准。部分37b的侧壁61b与和发射极开口52接界的隔离片54b的侧壁的相邻部分垂直对准。外部基极层36在通过部分37a、37b与发射极开口隔开的部分39之上保留原始厚度t1（图4）。
各向同性蚀刻工艺，诸如湿化学蚀刻工艺，用于除去基极介电层32在发射极开口52内部的区域并且停在内部基极层22的顶表面30上。除去基极介电层32的这个区域暴露了凸起区域24的一部分之上内部基极层22的顶表面30。各向同性蚀刻工艺选择性地对包括隔离片54a、54b、外部基极层36和内部基极层22的材料除去基极介电层32的材料。蚀刻剂通过发射极开口52到达基极介电层32。在一种实施例中，湿化学蚀刻工艺可以使用稀释的氢氟酸（DHF）或者缓冲氢氟酸（BHF）作为蚀刻剂，诸如湿氢氟酸（HF）氧化物溶液（dip）。如果介电层48由氧化物组成并且依赖于蚀刻条件，则各向同性蚀刻工艺可以部分地从介电层44除去介电层48，如在这种具有代表性的实施例中所示出的，或者可以从介电层44完全除去介电层48。
通过对基极介电层32执行的各向同性蚀刻工艺，腔体60a、60b在外部基极层36的部分37a、37b和内部基极层22之间形成。具体而言，各向同性蚀刻工艺使基极介电层32在外部基极层36的部分37a、37b下面横向后退，并且更具体地说，分别使基极介电层32的侧壁59a、59b相对于部分37a、37b的对应侧壁61a、61b横向后退。在这种具有代表性的实施例中，基极介电层32的侧壁59a、59b每个都分别相对于部分37a、37b的侧壁61a、61b凹陷一个距离d。在这种具有代表性的实施例中，由基极介电层32的横向凹陷形成的腔体60a、60b只部分地跨内部基极层22的凸起区域24延伸。腔体60a、60b在内部基极层22和外部基极层36之间提供了开放的体积。
蚀刻偏置可以在蚀刻过程中被控制，以调节基极介电层32的横向凹陷，并且由此调节基极介电层32的侧壁59a、59b的位置。在一种备选实施例中，由基极介电层32的横向凹陷形成的腔体60a、60b可以跨凸起区域24从发射极开口52延伸到大约与内部基极层22的刻面区域28的边界，如图5B中所示。在另一种备选实施例中，由基极介电层32的横向凹陷形成的腔体60a、60b可以从发射极开口52延伸通过凸起区域24和刻面区域28之间的边界并且因此部分地跨刻面区域28，如图5C中所示。但是，蚀刻工艺被控制成使得由基极介电层32的横向凹陷形成的腔体60a、60b不像内部基极层22的未凸起区域26延伸得那么远。
因为外部基极层36的顶表面38在隔离片54a、54b形成之前凹陷，所以部分37a、37b的厚度小于发射极开口52附近外面的外部基极层36的剩余部分的厚度。在一种具有代表性的实施例中，部分37a、37b可以是外部基极层36剩余部分的厚度的一半，其中外部基极层36的剩余部分的厚度额定地等于原始沉积厚度。部分37a、37b可以在发射极开口52的周边周围延伸并且可以连接到一起。
参考图5D并且根据一种备选实施例，部分37a、37b可以是器件结构所缺少的并且隔离片54a、54b可以垂直延伸以占用这个空间。图4的减成法蚀刻工艺被更改，使得外部基极层36的凸起区域35的整个厚度跨发射极开口52内部暴露的顶表面38的表面区域被除去（即，厚度t2=0）。在蚀刻之后，介电层32的顶表面34暴露。图4中在与发射极开口52接界的层36、40、44、48的垂直侧壁上形成的隔离片54a、54b将垂直地延伸，以便直接接触介电层32的顶表面34。用于除去基极介电层32在发射极开口52中暴露的区域的各向同性蚀刻工艺通过使基极介电层32在隔离片54a、54b下面横向凹陷而形成腔体60a、60b。基极介电层32的凹陷使得腔体60a、60b在外部和内部基极22、36之间部分地延伸。
参考图6、6A，其中相同的附图标记指图5、5A中的相同特征并且处于后续的制造阶段，半导体层64作为附加层在内部基极层22的顶表面30上形成，并且在这种具有代表性的实施例中，直接在顶表面30上形成。半导体层64由通过非选择性沉积工艺，诸如超高真空化学汽相沉积（UHV-CVD），或者通过诸如选择性沉积工艺的不同工艺沉积的半导体材料组成。包括半导体层64的半导体材料可以在沉积过程中或者之后掺杂，或者作为替代可以不掺杂。半导体层64可以具有与内部基极层22或外部基极层36不同的成分。
在沉积工艺中，半导体层64的半导体材料在内部基极层22的半导体材料上成核并且获得内部基极层22的晶态。例如，内部基极层22的凸起区域24可以充当用于半导体层64生长的晶体模板，其中该凸起区域24由单晶半导体材料组成。沉积条件被修整，以便提供成核延迟，使得，如果有的话，隔离片54a、54b和介电层48（或者，如果之前已经除去了介电层48的话，是介电层44）上的成核滞后于暴露表面（诸如内部基极层22和层36的部分37a、37b的底部表面）上半导体材料的成核。换句话说，成核延迟代表在任何显著数量的半导体材料开始在隔离片54a、54b和/或介电层48上形成之前允许腔体60a、60b被半导体层64填充的时间延迟。在与顶表面30正交的方向测量到的半导体层64的厚度可以是至少4nm。
半导体层64的外围部分66a、66b分别占据腔体60a、60b（图5）并且限定物理地耦合内部基极层22和外部基极层36的链路，其中外围部分66a、66b位于沿半导体层64的外周界或边缘。半导体层64的外围部分66a、66b和外部基极层36彼此直接接触，就像外围部分66a、66b和内部基极层22的顶表面30那样。外围部分66a、66b分别从发射极开口52横向延伸至基极介电层32的侧壁59a、59b。该链路提供了用于外部基极层36和内部基极层22之间电流流动的直接连接。半导体层64的外围部分66a、66b和基极介电层32可以具有大致相等的层厚度，并且优选地，具有等效的层厚度，因为腔体60a、60b是由基极介电层32的横向凹陷形成的并且随后分别被半导体层64的外围部分66a、66b填充。半导体层64的中心部分66c不位于腔体60a、60b内部，其中该中心部分66c位于外围部分66a、66b之间并且与外围部分66a、66b连续。
如果发射极开口52具有闭合的几何形状（例如，矩形），则基极介电层32的侧壁59a可以通过基极介电层32的附加侧壁（未示出）与基极介电层32的侧壁59b结合，并且腔体60a通过附加的腔体与腔体60b结合，使基极介电层32凹陷。但是，如果发射极开口52缺少闭合的几何形状，则基极介电层32的侧壁59a不与基极介电层32的侧壁59b结合，并且腔体60a不与腔体60b结合。
半导体材料还在外部基极层36的部分37a、37b的材料上成核并且横向向内生长，作为进入发射极开口52的多晶材料的区域62a、62b。在这种具有代表性的实施例中，附加区域62a、62b伸进发射极开口52一小段距离，使得发射极开口52不被显著夹断（pinchedoff）。
在一种备选实施例中，其中腔体60a、60b近似地延伸到内部基极层22的凸起区域24和刻面区域28之间的边界（图5B），半导体层64的外围部分66a、66b将同样近似地横向延伸到这个边界，如图6B中所示。在一种备选实施例中，其中腔体60a、60b延伸通过凸起区域24和刻面区域28之间的边界（图5C），半导体层64的外围部分66a、66b将同样横向延伸通过这个边界，如图6C中所示。在图5D的备选实施例中，其中隔离片54a、54b与腔体60a、60b接界，半导体层64的外围部分66a、66b占据腔体60a、60b，如图6D中所示。
参考图7，其中相同的附图标记指图6中的相同特征并且处于后续的制造阶段，由介电材料组成的层68被保形地沉积并且隔离片70a、70b在隔离片54a、54b上形成，其中介电层68作为中间结构。介电层68可以由介电材料形成，诸如像在500°C或更高温度通过快速热处理（RTP）沉积的高温氧化物（HTO）的一薄层SiO2。作为替代，介电层68可以通过不同的沉积工艺或者硅的热氧化，诸如高压蒸汽氧化（HIPOX），或者以上所述本领域普通技术人员已知的氧化成型技术的组合沉积。隔离片70a、70b可以按与隔离片54a、54b相似的方式通过盖层沉积和各向异性蚀刻来形成，其中隔离片70a、70b由对包括介电层68的介电材料进行选择性蚀刻的介电材料（例如，Si3N4）组成。介电层68的一部分覆盖发射极开口52内部半导体层64的顶表面63。在一种备选实施例中，隔离片70a、70b可以由Si组成。
参考图8，其中相同的附图标记指图7中的相同特征并且处于后续的制造阶段，半导体层64的顶表面63（图6）通过蚀刻工艺暴露，该蚀刻工艺除去发射极开口52内部以及横向地位于介电隔离片70a、70b之间的介电层68的材料。该蚀刻工艺停在构成半导体层64的材料上并且由此在到达半导体层64的顶表面63时终止。如果由SiO2组成的话，则该蚀刻工艺可以是除去介电层68的材料的化学氧化物去除（COR），在介电隔离片70a、70b下面有最小化的底切。COR工艺可以利用比率为1:10到10:1的氟化氢（HF）和氨水（NH3）的混合流并且可以在减小的压力（例如，大约1mTorr至大约10mTorr）和大约室温执行。介电层48的残余和驻留在介电层48上的介电层68的部分也通过该蚀刻工艺被除去，以显露介电层44的顶表面46。可选的HF化学清洗过程可以跟在蚀刻工艺之后。隔离片72a、72b是由在蚀刻工艺执行期间被介电隔离片70a、70b屏蔽的介电层68的部分形成的并且分别位于隔离片54a、54b和隔离片70a、70b之间。
然后，双极结型晶体管80的发射极74在发射极开口52的内部由重掺杂的半导体材料（诸如以一定浓度的掺杂剂重掺杂的多晶硅）组成的盖层形成，其中掺杂剂是诸如对赋予n型传导率有效的元素周期表V族的杂质种类（例如，砷），其中电子是主要的载体并且控制半导体材料的电导率。可选的介电帽76可以在发射极74的头上由介电材料（诸如Si3N4）组成的一层形成，其中这一层沉积在重掺杂的半导体材料层上。这些沉积的层利用光刻和蚀刻工艺构图，以便限定发射极74和发射极74上的介电帽76。从重掺杂的半导体材料层形成发射极74的光刻过程可以利用蚀刻掩模来只保护填充发射极开口52的这部分之上的一条重掺杂的半导体材料。选择蚀刻化学品停在介电层44的材料上的减成法蚀刻工艺来从受保护的一条重掺杂的半导体材料成形发射极74的头部。蚀刻掩模可以在成形发射极74之后从表面除去，这重新暴露了介电层44的顶表面46。
外部基极36自对准到发射极74。自对准是由于使用隔离片54a、54b来确立发射极74相对于外部基极36的横向位置。隔离片54a、54b、70a、70b、72a、72b电隔离发射极74与外部基极36。隔离片70a、70b、72a、72b确立发射极74与外部基极36之间的距离。
发射极74通过半导体层64与内部基极层22耦合。位于发射极开口52内部的发射极74的底部接触半导体层64的顶表面63。在一种实施例中，发射极74的底部直接接触半导体层64的顶表面63并且间接接触内部基极层22的顶表面30。具体而言，发射极74接触半导体层64的中心部分66c。发射极74的头部突出到发射极开口52的外面并且包括与介电层44的顶表面46部分重叠的横向臂。发射极74的头部的维度设计成提供覆盖边际，以确保重叠的互连触点落在发射极74上。
参考图9，其中相同的附图标记指图8中的相同特征并且处于后续的制造阶段，衬底10上双极结型晶体管80的覆盖区是通过利用常规的光刻与蚀刻工艺构图层22、32、36、40、44来限定的。首先，介电层40、44利用用于形成发射极74和介电帽76相同的蚀刻掩模或者以类似方式形成的不同蚀刻掩模来构图。减成法蚀刻工艺的初始阶段具有停留在介电层40的材料上的蚀刻化学品并且用于修剪介电层44，其中所述减成法蚀刻工艺可以是RIE工艺。具有停留在外部基极层36的材料上的不同蚀刻化学品的蚀刻工艺用于修剪介电层40。蚀刻掩模在成形介电层40、44之后被除去。如果由光致抗蚀剂组成的话，则蚀刻掩模可以通过氧气等离子灰化或者化学剥离除去。
然后，层22、32、36被构图，以从外部基极层36限定双极结型晶体管80的外部基极82并且从内部基极层22限定双极结型晶体管80的内部基极84。蚀刻掩模在依赖减成法蚀刻工艺（诸如RIE工艺）的构图过程中使用，具有适合蚀刻层22、32、36的对应蚀刻化学性质。在减成法蚀刻工艺结束之后，蚀刻掩模被除去，并且如果由光致抗蚀剂组成的话，可以通过氧气等离子灰化或者化学剥离除去。
在构图之后，双极结型晶体管80具有垂直架构，其中内部基极84位于发射极74和集电极区域18之间，并且发射极74、内部基极84的凸起区域24以及集电极区域18垂直对准。在双极结型晶体管80的垂直架构中，外部基极82通过基极介电层32与内部基极84隔开。为子集电极区域20、发射极74和外部基极82提供了各种触点（未示出），以便提供到双极结型晶体管80必不可少的电连接。
构成发射极74的半导体材料以及构成外部基极82和内部基极84的半导体材料的导通类型是相反的。内部基极84的半导体材料可以具有比发射极74和集电极区域18的材料（例如硅）更窄的带隙，其中内部基极84的半导体材料可以是掺杂了硼和/或碳的SixGe1-x，在这种情况下，双极结型晶体管80具有Si/SiGe异质结。双极结型晶体管80可以包括在器件掺杂时可能发生的NPN器件或PNP器件。
由半导体层64、外部基极82和内部基极84提供的链路共同给出了一种新的外延基极结构，其中该链路提供外部基极82到内部基极84的自对准且降低寄生的连接，以便为双极结型晶体管获得特征在于高fmax的结构。一般来说特征在于度量fMAX的功率增益是双极/BiCMOS性能的一个重要参数。双极结型晶体管80是利用用于形成内部基极84的一层（例如，SiGe），然后是包括用于形成外部基极82的层和提供薄连接的半导体层64在内的双聚自对准状结构的非选择性沉积制造的。
在一种实施例中，非选择性的外延生长工艺，诸如UHV/CVD，用于形成半导体层64。UHV/CVD工艺的特征在于比常规减压外延沉积技术更小的热循环，这种常规的技术还需要预焙。
在制造过程的生产线前端（front-end-of-line）（FEOL）部分中，双极结型晶体管80的器件结构跨衬底10的表面区域的至少一部分复制。在BiCMOS集成电路中，互补金属氧化物半导体（CMOS）晶体管（未示出）是利用衬底10的其它区域形成的。因此，双极和CMOS晶体管都可以在同一个衬底10上获得。
接下来是标准的生产线后端（back-end-of-line）（BEOL）处理，它包括用于局部互连结构的触点和布线的成型，以及介电层、插孔的成型，以及通过与双极结型晶体管80的互连布线的耦合用于互连结构的布线的成型，以及用于像衬底10上所制造的其它电路中所包括的双极结型晶体管80和CMOS晶体管（未示出）的附加器件结构的其它类似触点的成型。其它有源和无源电路元件，诸如二极管、电阻器、电容器、变容二极管和电感器，可以在衬底10上制造并且可以在BiCMOS集成电路中使用。
图10示出了用在例如半导体IC逻辑设计、模拟、测试、布局和制造中的示例性设计流程100的框图。设计流程100包括用于处理设计结构或器件以便生成以上所述并在图9中所示设计结构和/或器件的逻辑或者以别的方式功能上等效的表示的过程、机器和/或机制。被设计流程100处理和/或生成的设计结构可以在机器可读的传输或存储介质上编码，以便包括当在数据处理系统上被执行或以别的方式处理时生成硬件部件、电路、器件或系统的逻辑、结构、机械或以别的方式功能上等效的表示的数据和/或指令。机器包括但不限于，用在IC设计过程中的任何机器，诸如设计、制造或模拟电路、部件、器件或系统。例如，机器可以包括：光刻机、用于生成掩模的机器和/或装备（例如，电子束书写机）、用于模拟设计结构的计算机或装备、用在制造或测试过程中的任何装置，或者用于把设计结构的功能等效表示编程到任何介质中的任何机器（例如，用于编程可编程门阵列的机器）。
设计流程100可随被设计的表示类型而不同。例如，用于构建专用IC（ASIC）的设计流程100可能不同于用于设计标准组件的设计流程100，或不同于用于将设计实例化到可编程阵列（例如，由Inc.或Inc.提供的可编程门阵列（PGA）或现场可编程门阵列（FPGA））中的设计流程100。
图10示出了多个此类设计结构，其中包括优选地由设计过程104处理的输入设计结构102。设计结构102可以是由设计过程104生成和处理以产生硬件器件的逻辑上等效的功能表示的逻辑仿真设计结构。设计结构102还可以或备选地包括数据和/或程序指令，所述数据和/或程序指令由设计过程104处理时，生成硬件器件的物理结构的功能表示。无论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计（ECAD）生成设计结构102。当编码在机器可读数据传输、门阵列或存储介质上时，设计结构102可以由设计过程104内的一个或多个硬件和/或软件模块访问和处理以仿真或以其他方式在功能上表示例如图9中示出的那些电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构102可以包括文件或其他数据结构，其中包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其他数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言（HDL）设计实体或遵循和/或兼容更低级HDL设计语言（例如Verilog和VHDL）和/或更高级设计语言（例如C或C++）的其他数据结构。
设计过程104优选地采用和结合硬件和/或软件模块，所述模块用于合成、转换或以其他方式处理图9中示出的组件、电路、器件或逻辑结构的设计/仿真功能等价物以生成可以包含设计结构（例如设计结构102）的网表106。网表106例如可以包括编译或以其他方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其他元件和电路的连接的线缆、分立组件、逻辑门、控制电路、I/O设备、模型等的列表。网表106可以使用迭代过程合成，其中网表106被重新合成一次或多次，具体取决于器件的设计规范和参数。对于在此所述的其他设计结构类型，网表106可以记录在机器可读数据存储介质上或编程到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其他闪存。此外或备选地，所述介质可以是可在其上经由因特网或其他适合联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。
设计过程104可以包括用于处理包括网表106在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件108内并包括一组常用元件、电路和器件，其中包括给定制造技术（例如，不同的技术节点，32纳米、45纳米、90纳米等）的模型、布图和符号表示。所述数据结构类型还可包括设计规范110、特征数据112、检验数据114、设计规则116和测试数据文件118，它们可以包括输入测试模式、输出测试结果和其他测试信息。设计过程104还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程104中使用的可能机械设计工具和应用的范围。设计过程104还可包括用于执行诸如定时分析、检验、设计规则检查、放置和布线操作之类的标准电路设计过程的模块。
设计过程104采用并结合逻辑和物理设计工具（例如HDL编译器）以及仿真建模工具以便与任何其他机械设计或数据（如果适用）一起处理设计结构102连同示出的部分或全部支持数据结构，从而生成第二设计结构120。设计结构120以用于机械设备和结构的数据交换的数据格式（例如以IGES、DXF、ParasolidXT、JT、DRG或任何其他用于存储或呈现此类机械设计结构的适合格式）驻留在存储介质或可编程门阵列上。类似于设计结构102，设计结构120优选地包括一个或多个文件、数据结构或其他计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且在由ECAD系统处理时生成图9中示出的本发明的一个或多个实施例的逻辑上或以其他方式在功能上等效的形式。在一个实施例中，设计结构120可以包括在功能上仿真图9中示出的器件的编译后的可执行HDL仿真模型。
设计结构120还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式（例如以GDSII（GDS2）、GL1、OASIS、图文件或任何其他用于存储此类设计数据结构的适合格式存储的信息）。设计结构120可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布局参数、线缆、金属级别、通孔、形状、用于在整个生产线中布线的数据，以及制造商或其他设计人员/开发人员制造上述以及图9中示出的器件或结构所需的任何其他数据。设计结构120然后可以继续到阶段122，例如，设计结构120：继续到流片（tape-out），被发布到制造公司、被发布到掩模室（maskhouse）、被发送到其他设计室，被发回给客户等。
上述方法用于集成电路芯片制造。制造者可以以原始晶片形式（即，作为具有多个未封装芯片的单晶片）、作为裸小片或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装（例如，引线固定到母板的塑料载体或其他更高级别的载体）或多芯片封装（例如，具有一个或两个表面互连或掩埋互连的陶瓷载体）来安装芯片。在任何情况下，所述芯片然后都作为（a）中间产品（如母板）或（b）最终产品的一部分与其他芯片、分立电路元件和/或其他信号处理装置集成。最终产品可以是任何包括集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
应当理解，当一个元件被描述为“连接到”或“耦合到”另一个元件时，它可以直接连接或耦合到这另一个元件，或者代替地，可以存在一个或多个中间元件。相反，当一个元件被描述为“直接连接到”或“直接耦合到”另一个元件时，不存在中间元件。当一个元件被描述为“间接连接到”或“间接耦合到”另一个元件时，至少存在一个中间元件。
本文所使用的术语仅仅是为了描述特定的实施例，而不是要作为本发明的限制。如本文所使用的，除非上下文明确地另外指示，否则单数形式“一个”和“这个”也要包括复数形式。还将进一步理解，当在本说明书中使用时，术语“包括”和/或“保含”规定所述特征、整数、步骤、操作、元素和/或部件的存在，但是并不排除一个或多个其它特征、整数、步骤、操作、元素、部件和/或其组的存在或添加。
以下权利要求中所有装置或步骤加功能元素的对应结构、材料、动作及等价物都是要包括用于结合具体所述的其它所述元素执行所述功能的任何结构、材料或行为。已经为了说明和描述给出了本发明的描述，但这不是详尽的或者要把本发明限定到所公开的形式。在不背离本发明范围与主旨的情况下，许多修改和变化对本领域普通技术人员都将是显而易见的。实施例的选择和描述是为了最好地解释本发明的原理和实践应用，并使本领域普通技术人员能够理解本发明具有适于预期特定使用的各种修改的各种实施例。

Claims (25)

1.一种制造双极结型晶体管的方法，所述方法包括：
形成内部基极层；
在内部基极层上形成介电层；
在介电层上形成外部基极层并且通过介电层与内部基极层隔开；
形成延伸通过外部基极层和介电层到达内部基极层的发射极开口；
相对于发射极开口使介电层横向凹陷，以限定内部基极层和外部基极层之间的并且通向发射极开口的腔体；
利用覆盖发射极开口中的内部基极层且物理耦合外部基极层和内部基极层的半导体层填充腔体；以及
在通过半导体层与内部基极层物理耦合的发射极开口中形成发射极。
2.如权利要求1所述的方法，其中外部基极层具有与发射极开口接界的侧壁，并且形成延伸通过外部基极层和介电层的发射极开口包括：
部分地蚀刻穿过外部基极层以限定发射极开口；以及
在外部基极层被部分蚀刻之后，在外部基极层的侧壁上形成隔离片。
3.如权利要求2所述的方法，其中形成延伸通过外部基极层和介电层的发射极开口进一步包括：
在外部基极层的侧壁上形成隔离片之后，在利用隔离片作为蚀刻掩模的同时蚀刻穿过外部基极层和介电层到达内部基极层，以保护外部基极层的底层部分。
4.如权利要求3所述的方法，其中用于蚀刻穿过介电层到达内部基极层的蚀刻工艺使介电层相对于发射极开口横向凹陷，以在内部基极层和外部基极层之间限定腔体。
5.如权利要求1所述的方法，其中外部基极层具有与发射极开口接界的侧壁，并且形成延伸通过外部基极层和介电层的发射极开口包括：
蚀刻穿过外部基极层到达介电层；以及
在外部基极层被蚀刻之后并且在蚀刻穿过介电层之前，在外部基极层的侧壁上形成隔离片。
6.如权利要求5所述的方法，进一步包括：
在外部基极层上的层堆中形成多个介电层，
其中发射极开口延伸通过所述层堆到达外部基极层，并且隔离片是由与层堆中所述多个介电层中的一个相同的材料组成的。
7.如权利要求1所述的方法，其中形成延伸通过外部基极层和介电层的发射极开口包括：
蚀刻穿过外部基极层和介电层到达内部基极层。
8.如权利要求1所述的方法，其中发射极开口与衬底中的集电极区域对准，内部基极层在衬底的顶表面上形成并且具有与集电极区域对准的凸起区域，并且发射极通过半导体层与凸起区域耦合，并且所述方法进一步包括：
在形成发射极之前，形成与发射极开口排成一行的隔离片。
9.如权利要求8所述的方法，其中利用物理链接外部基极层和内部基极层的半导体层填充腔体包括：
利用使半导体层在腔体中成核并沉积但不沉积到隔离片上的沉积工艺形成半导体层。
10.如权利要求1所述的方法，其中相对于发射极开口使介电层横向凹陷，以限定内部基极层和外部基极层之间的并且通向发射极开口的腔体包括：
把介电层暴露给通过发射极开口引入的各向同性蚀刻剂。
11.如权利要求1所述的方法，其中介电层由二氧化硅组成，并且相对于发射极开口使介电层横向凹陷以限定内部基极层和外部基极层之间的腔体包括：
把介电层中的二氧化硅暴露给通过发射极开口引入的湿氢氟酸氧化物溶液。
12.如权利要求1所述的方法，其中介电层由二氧化硅组成，并且介电层通过沉积、热氧化或者其组合在内部基极层上形成。
13.一种用于双极结型晶体管的器件结构，所述器件结构包括：
内部基极；
外部基极；
内部基极和外部基极之间的介电层；
延伸通过外部基极和介电层到达内部基极的发射极开口；
覆盖发射极开口中的内部基极的半导体层，所述半导体层相对于发射极开口横向延伸，以在外部基极和内部基极之间建立物理链路；以及
位于发射极开口中的发射极，所述发射极通过半导体层与所述内部基极物理耦接。
14.如权利要求13所述的器件结构，其中外部基极包括第一部分和比第一部分厚的第二部分，并且外部基极的第一部分横向位于发射极和外部基极的第二部分之间。
15.如权利要求14所述的器件结构，其中半导体层具有顶表面，并且所述器件结构进一步包括：
与发射极开口排成一行并且位于发射极和外部基极的第二部分之间的隔离片，所述隔离片通过外部基极的第一部分与半导体层的顶表面隔开。
16.如权利要求13所述的器件结构，其中半导体层具有顶表面，并且所述器件结构进一步包括：
与发射极开口排成一行并且位于发射极和外部基极之间的隔离片，所述隔离片与半导体层的顶表面具有直接接触关系。
17.如权利要求13所述的器件结构，进一步包括：
与发射极开口排成一行并且位于发射极和外部基极之间的隔离片，所述隔离片自对准发射极和外部基极。
18.如权利要求13所述的器件结构，其中介电层包括相对于发射极窗口横向凹陷的侧壁，使得在外部基极与内部基极之间限定腔体，并且半导体层包括位于所述腔体中的外围部分。
19.如权利要求18所述的器件结构，其中半导体层包括与发射极开口对准并且被发射极接触的中心部分。
20.如权利要求13所述的器件结构，进一步包括：
器件区域，由半导体材料组成并且具有顶表面；以及
器件区域中的集电极；
其中内部基极位于器件区域的顶表面上，并且集电极与发射极垂直对准。
21.如权利要求13所述的器件结构，其中半导体层与内部基极的半导体材料具有外延关系。
22.一种在机器可读数据存储介质上编码的硬件描述语言设计结构，所述硬件描述语言设计结构包括当在计算机辅助设计系统中被处理时生成双极结型晶体管的机器可执行表示的元件，所述硬件描述语言设计结构包括：
内部基极；
外部基极；
内部基极和外部基极之间的介电层；
延伸通过外部基极和介电层到达内部基极的发射极开口；
覆盖发射极开口中的内部基极的半导体层，所述半导体层相对于发射极开口横向延伸，以在外部基极和内部基极之间建立物理链路；以及
位于发射极开口中的发射极，所述发射极通过半导体层与所述内部基极物理耦接。
23.如权利要求22所述的硬件描述语言设计结构，其中所述硬件描述语言设计结构包括网表。
24.如权利要求22所述的硬件描述语言设计结构，其中所述硬件描述语言设计结构作为用于集成电路布局数据的交换的数据格式驻留在存储介质上。
25.如权利要求22所述的硬件描述语言设计结构，其中所述硬件描述语言设计结构驻留在可编程门阵列中。
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