DE112012002434B4

DE112012002434B4 - Bipolartransistor mit einem die intrinsische und die extrinsische Basis verbindenden Verbindungsbereich, Verfahren zur Herstellung des Transistors und HDL-Entwurfsstruktur des Transistors

Info

Publication number: DE112012002434B4
Application number: DE112012002434.6T
Authority: DE
Inventors: Renata Camillo-Castillo; Peter B. Gray; David L. Harame; Alvin J. Joseph; Marwan H. Khater; Qizhi Liu
Original assignee: GlobalFoundries Inc
Current assignee: GlobalFoundries US Inc
Priority date: 2011-07-06
Filing date: 2012-06-21
Publication date: 2019-01-24
Anticipated expiration: 2032-06-22
Also published as: US20130009280A1; WO2013006277A3; GB2506816A; CN103650145B; JP2014527283A; US8716837B2; GB2506816B; DE112012002434T5; WO2013006277A2; CN103650145A; US8536012B2; GB201401778D0; US20130147017A1

Abstract

Verfahren zum Herstellen eines Bipolartransistors (80), wobei das Verfahren aufweist:
Bilden einer intrinsischen Basisschicht (22);
Bilden einer dielektrischen Schicht (32) auf der intrinsischen Basisschicht;
Bilden einer extrinsischen Basisschicht (36) auf der dielektrischen Schicht und durch die dielektrische Schicht von der intrinsischen Basisschicht getrennt;
Bilden einer Emitter-Öffnung (52), die sich durch die extrinsische Basisschicht und die dielektrische Schicht hindurch bis zu der intrinsischen Basis erstreckt;
Vertiefen der dielektrischen Schicht lateral relativ zu der Emitter-Öffnung, um einen Hohlraum (60a, 60b) zwischen der intrinsischen Basisschicht und der extrinsischen Basisschicht zu definieren, der sich in die Emitter-Öffnung hinein öffnet;
Füllen des Hohlraums mit einer Halbleiterschicht (64), welche die extrinsische Basisschicht physisch mit der intrinsischen Basisschicht koppelt und die intrinsische Basisschicht innerhalb der Emitter-Öffnung bedeckt; und
Bilden eines Emitters (74) in der Emitter-Öffnung, der durch die Halbleiterschicht physisch mit der intrinsischen Basisschicht gekoppelt ist.

Description

HINTERGRUND
Die Erfindung bezieht sich allgemein auf die Herstellung von Halbleiterbauelementen und im Besonderen auf Bipolartransistoren, auf Herstellungsverfahren für einen Bipolartransistor sowie auf Entwurfsstrukturen für einen Bipolartransistor.
Bipolartransistoren sind typischerweise in besonderen Typen von integrierten Schaltkreisen zu finden, insbesondere integrierten Schaltkreisen für Hochfrequenzanwendungen. Eine Anwendung für Bipolartransistoren ist in integrierten Hochfrequenzschaltkreisen (RFICs, Radio Frequency Integrated Circuits), die in drahtlosen Übertragungssystemen verwendet werden, Leistungsverstärkern in Mobiltelefonen und weiteren Typen von integrierten Hochgeschwindigkeitsschaltkreisen. In bipolaren integrierten Komplementär-MetallOxid-Halbleiter(BiCMOS)-Schaltkreisen, die in dem Aufbau des integrierten Schaltkreises einen Vorteil aus den positiven Charakteristika beider Transistortypen ziehen, werden Bipolartransistoren außerdem mit Komplementär-Metall-Oxid-Halbleiter(CMOS)-Feldeffekttransistoren kombiniert.
Herkömmliche Bipolartransistoren sind elektronische Einheiten mit drei Anschlüssen, die drei Halbleiterbereiche beinhalten, und zwar den Emitter-, den Basis- und den Kollektorbereich. Im Allgemeinen beinhaltet ein Bipolartransistor ein Paar von pn-Übergängen, und zwar einen Kollektor-Basis-Übergang und einen Emitter-Basis-Übergang. Ein Bipolartransistor mit Heteroübergang ist ein Typ einer Einheit, der wenigstens zwei Halbleitermaterialien einsetzt, die durch unterschiedliche Bandlücken für den Emitter- und den Basisbereich charakterisiert sind, wodurch ein Heteroübergang erzeugt wird. Zum Beispiel kann der Emitter des Bipolartransistors mit Heteroübergang aus Silicium bestehen, und die Basis des Bipolartransistors mit Heteroübergang kann aus Siliciumgermanium bestehen, das eine schmalere Bandlücke als Silicium besitzt.
Für Bipolartransistoren sind verbesserte Strukturen der Einheiten, verbesserte Herstellungsverfahren und verbesserte Entwurfsstrukturen notwendig.
Die US 2006/0231924 A1 betrifft ein Verfahren zur Herstellung eines Bipolartransistors, wobei eine Silizium-Germanium-Schicht (SiGe) oder eine dritte Isolatorschicht aus z.B. Hochdruckoxid (HIPOX) auf einer Emitter-Kappe neben der intrinsischen Basis vor dem Bilden einer Verbindungsschicht gebildet wird. Dieser Zusatz ermöglicht die Entfernung der Verbindungsschicht mittels Nassätzchemie, um die überschüssige SiGe- oder die dritte Isolator-Schicht auf der Emitter-Kappe ohne Oxidation zu entfernen. In diesem Fall kann ein Oxidabschnitt (gebildet durch Abscheidung eines Oxids oder Segregation der oben genannten HIPOX-Schicht) und ein Nitrid-Abstandshalter zur Bildung der Emitter-Basis-Isolierung verwendet werden.
Die US 2001/0053584 A1 betrifft einen selbstausgerichteten Doppel-Polysilizium-Bipolartransistor mit einer Heteroübergangsbasis. Der Bipolartransistor umfasst einen halbleitenden Heteroübergangsbereich, der über einem aktiven Bereich eines Halbleitersubstrats und über einem isolierenden Bereich, der den aktiven Bereich begrenzt, liegt und einen intrinsischen Basisbereich des Transistors enthält. Ein Emitterbereich liegt über dem aktiven Bereich und steht in Kontakt mit der Oberseite des halbleitenden Heteroübergangsbereichs. Eine Polysiliziumschicht, die den extrinsischen Basisbereich des Transistors bildet, die sich auf jeder Seite des Emitterbereichs befindet und von dem halbleitenden Heteroübergangsbereich durch eine Trennschicht getrennt ist, die einen elektrisch leitenden Verbindungsteil aufweist, der sich gerade außerhalb des Emitterbereichs befindet. Dieses Verbindungsteil sorgt für einen elektrischen Kontakt zwischen der extrinsischen Basis und der intrinsischen Basis.
Die US 2002/0024061 A1 betrifft einen Bipolartransistor, worin eine B-dotierten Si und Ge Legierung für eine Basis verwendet wird, in der ein Ge-Gehalt in einer Emitter-Basis-Raumladungszone und in einer Basis-Kollektor-Raumladungszone größer ist als ein Ge-Gehalt in einer Basisschicht. Die Diffusion von B aus der Basisschicht kann unterdrückt werden, indem der Ge-Gehalt in der Emitter-Basis-Raumladungszone und in der Basis-Kollektor- Raumladungszone auf beiden Seiten der Basisschicht größer ist als der Ge-Gehalt in der Basisschicht, da der Diffusionskoeffizient von B in der SiGe-Schicht mit zunehmendem Ge-Gehalt sinkt.
Die DE 100 05 442 A1 betrifft einen Bipolartransistor mit einer ersten, auf einem Substrat befindlichen, Schicht, in der ein Kollektor vorgesehen ist, einer auf der ersten Schicht befindlichen zweiten Schicht, die eine Basisausnehmung aufweist, in der sich eine Basis befindet, wobei die Basis oberhalb des Kollektors vorgesehen ist, wenigstens einer weiteren, dritten Schicht, die auf der zweiten Schicht vorgesehen ist und die eine Zuleitung für die Basis aufweist, wo- bei die Zuleitung in einem Übergangsbereich mit der Basis in direktem Kontakt steht und wobei die dritte Schicht eine Emitterausnehmung aufweist, die oberhalb von der Basis vorgesehen ist und in der sich ein Emitter befindet und mit wenigstens einer Unterätzung, die in der zweiten Schicht im Anschluss an die Basisausnehmung zwischen der ersten und dritten Schicht vorgesehen ist, wobei sich die Basis zumindest bereichsweise auch in der Unterätzung befindet, wobei zwischen der ersten und zweiten Schicht eine Zwischenschicht vorgesehen ist, dass die Zwischenschicht selektiv ätzbar zur zweiten Schicht ausgebildet ist, wobei wenigstens im Bereich der Unterätzung zwischen Zuleitung und Basis ein Basisanschlussbereich vorgesehen ist und wobei die Zwischenschicht im Kontaktbereich mit der Basis entfernt ist.
Die US 2009/0269903 A1 betrifft ein Verfahren zur Herstellung einer Gerätestruktur in einem Halbleiter-auf-Isolator-Substrat. Das Verfahren umfasst eine Bildung eines ersten Isolationsbereichs in der Gerätestrukturschicht, der sich von einer oberen Oberfläche der Gerätestrukturschicht bis zu einer ersten Tiefe erstreckt, und eine Bildung eines zweiten Isolationsbereichs in der Gerätestrukturschicht, der sich von der oberen Oberfläche der Gerätestrukturschicht bis zu einer zweiten Tiefe größer als die erste Tiefe erstreckt. Das Verfahren umfasst ferner eine Bildung eines dotierten Bereichs der Gerätestruktur in der Halbleiterschicht, der sich vertikal zwischen dem ersten Isolationsbereich und der Isolierschicht befindet.
KURZDARSTELLUNG
In einer Ausführungsform der Erfindung wird ein Verfahren zum Herstellen eines Bipolartransistors bereitgestellt. Das Verfahren beinhaltet ein Bilden einer dielektrischen Schicht auf einer intrinsischen Basisschicht und ein Bilden einer extrinsischen Basisschicht auf der dielektrischen Schicht. Die extrinsische und die intrinsische Basisschicht sind durch die dielektrische Schicht voneinander getrennt. Das Verfahren beinhaltet des Weiteren ein Bilden einer Emitter-Öffnung, die sich durch die extrinsische Basisschicht und die dielektrische Schicht hindurch erstreckt. Die dielektrische Schicht ist lateral relativ zu der Emitter-Öffnung vertieft, um einen Hohlraum zwischen der intrinsischen Basisschicht und der extrinsischen Basisschicht zu definieren, der sich in die Emitter-Öffnung hinein öffnet. Der Hohlraum ist mit einer Halbleiterschicht gefüllt, welche die extrinsische und die intrinsische Basisschicht physisch koppelt oder verbindet.
In einer Ausführungsform der Erfindung wird eine Struktur einer Einheit für einen Bipolartransistor bereitgestellt. Die Struktur der Einheit beinhaltet eine intrinsische Basis, eine extrinsische Basis und eine dielektrische Schicht zwischen der intrinsischen Basis und der extrinsischen Basis. Eine Emitter-Öffnung erstreckt sich durch die extrinsische Basis und die dielektrische Schicht hindurch bis zu der intrinsischen Basis. In der Emitter-Öffnung ist ein Emitter angeordnet. Die Struktur der Einheit beinhaltet des Weiteren eine Halbleiterschicht zwischen dem Emitter und der intrinsischen Basis. Die Halbleiterschicht erstreckt sich lateral relativ zu der Emitter-Öffnung, um eine physische Verbindung zwischen der extrinsischen Basis und der intrinsischen Basis aufzubauen.
In einer Ausführungsform der Erfindung wird eine Entwurfsstruktur für eine Hardware-Beschreibungssprache (HDL, Hardware Description Language) auf einem gerätelesbaren Datenspeichermedium codiert. Die HDL-Entwurfsstruktur weist Elemente auf, die, wenn sie in einem computerunterstützten Entwurfssystem bearbeitet werden, eine durch ein Gerät ausführbare Wiedergabe eines Bipolartransistors erzeugen. Die HDL-Entwurfsstruktur beinhaltet eine intrinsische Basis, eine extrinsische Basis und eine dielektrische Schicht zwischen der intrinsischen Basis und der extrinsischen Basis. Eine Emitter-Öffnung erstreckt sich durch die extrinsische Basis und die dielektrische Schicht hindurch bis zu der intrinsischen Basis. In der Emitter-Öffnung ist ein Emitter angeordnet. Die Entwurfsstruktur beinhaltet des Weiteren eine Halbleiterschicht zwischen dem Emitter und der intrinsischen Basis. Die Halbleiterschicht erstreckt sich lateral relativ zu der Emitter-Öffnung, um eine physische Verbindung zwischen der extrinsischen Basis und der intrinsischen Basis aufzubauen. Die HDL-Entwurfsstruktur kann eine Netzliste aufweisen. Die HDL-Entwurfsstruktur kann außerdem als ein Datenformat, das für den Austausch von Layout-Daten integrierter Schaltkreise verwendet wird, auf einem Speichermedium liegen. Die HDL-Entwurfsstruktur kann in einem programmierbaren Gate-Array liegen.
Figurenliste
Die begleitenden Zeichnungen, die in diese Beschreibung eingebunden sind und einen Teil derselben bilden, stellen verschiedene Ausführungsformen der Erfindung dar und dienen zusammen mit einer vorstehend angegebenen allgemeinen Beschreibung der Erfindung und der nachstehend angegebenen detaillierten Beschreibung der Ausführungsformen zur Erläuterung der Ausführungsformen der Erfindung.

1 bis 9 sind Querschnittansichten eines Anteils eines Substrats in aufeinanderfolgenden Herstellungsstadien eines Bearbeitungsverfahrens zum Herstellen einer Struktur einer Einheit gemäß einer Ausführungsform der Erfindung.
5A ist eine vergrößerte Ansicht eines Anteils von 5.
5B ist eine vergrößerte Ansicht ähnlich wie 5A gemäß einer alternativen Ausführungsform der Erfindung.
5C ist eine vergrößerte Ansicht ähnlich wie die 5A und 5B gemäß einer weiteren alternativen Ausführungsform der Erfindung.
5D ist eine vergrößerte Ansicht ähnlich wie die 5A bis 5C gemäß einer weiteren alternativen Ausführungsform der Erfindung.
6A ist eine vergrößerte Ansicht eines Anteils von 6 und zeigt die Ausführungsform von 5A in einem nachfolgenden Herstellungsstadium.
6B ist eine vergrößerte Ansicht ähnlich wie 6A und zeigt die Ausführungsform von 5B in einem nachfolgenden Herstellungsstadium.
6C ist eine vergrößerte Ansicht ähnlich wie die 6A und 6B und zeigt die Ausführungsform von 5C in einem nachfolgenden Herstellungsstadium.
6D ist eine vergrößerte Ansicht ähnlich wie die 6A bis 6C und zeigt die Ausführungsform von 5D in einem nachfolgenden Herstellungsstadium.
10 ist ein Ablaufplan eines Entwurfsprozesses, der beim Entwurf, der Fertigung und/oder einer Prüfung eines Halbleiters verwendet wird.

DETAILLIERTE BESCHREIBUNG
Unter Bezugnahme auf 1 und gemäß einer Ausführungsform der Erfindung besteht ein Substrat 10 aus einem Halbleitermaterial. Das Substrat 10 kann irgendein geeignetes Bulk-Substrat sein, das ein Halbleitermaterial aufweist, das von einem Fachmann als geeignet erkannt wird, einen integrierten Schaltkreis zu bilden. Zum Beispiel kann das Substrat 10 aus einem Wafer aus einem monokristallinen, Silicium enthaltenden Material bestehen, wie beispielsweise einkristallinem Silicium mit einer (100)-Kristallgitterorientierung. Das monokristalline Halbleitermaterial, das in dem Substrat 10 enthalten ist, kann eine bestimmte Defektkonzentration enthalten und dennoch als Einkristall betrachtet werden. Das ein Halbleitermaterial aufweisende Substrat 10 kann mit einer Störstelle schwach dotiert sein, um seine elektrischen Eigenschaften zu verändern, und kann eine epitaxiale Schicht beinhalten. Das Substrat 10 kann zum Beispiel mit Störstellenspezies vom p-Typ, wie beispielsweise Bor, schwach dotiert sein, um es ursprünglich zu einem p-Typ zu machen.
In dem Substrat 10 werden mittels eines herkömmlichen Prozesses Grabenisolationsbereiche 12 als Isolationsstrukturen gebildet. In einer Ausführungsform können die Grabenisolationsbereiche 12 Isolationsstrukturen sein, die mittels einer Technik für eine flache Grabenisolation (STI) gebildet werden, die auf einem Lithographie- und einem Trockenätzprozess beruht, der Gräben mit einem geschlossenen Boden in dem Substrat 10 definiert, die Gräben mit einem Dielektrikum füllt und die Schicht unter Verwendung eines chemisch-mechanischen Polier(CMP)-Prozesses bis zu einer Oberseite 14 des Substrats 10 planarisiert. Das Dielektrikum kann ein Oxid von Silicium, wie beispielsweise verdichtetes Tetraethylorthosilicat (TEOS), das mittels chemischer Gasphasenabscheidung (CVD) abgeschieden wird, oder ein Oxid aus einem Plasma mit einer hohen Dichte (HDP, High-Density Plasma) sein, das mit der Unterstützung eines Plasmas abgeschieden wird. Die Grabenisolationsbereiche 12 grenzen einen bei der Herstellung des Bipolartransistors 80 (9) verwendeten Bereich 16 einer Einheit des Substrats 10 ab und isolieren diesen elektrisch.
Ein Kollektorbereich 18 und ein Subkollektorbereich 20 eines Bipolartransistors 80 (9) liegen als störstellendotierte Bereiche in dem Substrat 10 vor. Der Kollektorbereich 18 und der Subkollektor 20 sind mit unterschiedlichen Konzentrationen eines elektrisch aktiven Dotierstoffs dotiert, wie beispielsweise mit Störstellenspezies aus der Gruppe V des Periodensystems (z.B. Arsen), die dahingehend wirksam sind, eine Leitfähigkeit des n-Typs zu verleihen, bei der Elektronen die Majoritätsladungsträger sind und die elektrische Leitfähigkeit des Halbleitermaterials dominieren. Der Kollektorbereich 18 und der Subkollektorbereich 20 können mittels Ionenimplantation eines Dotierstoffs vom n-Typ und Tempern, um den Dotierstoff zu aktivieren, unter Verwendung von Techniken und Bedingungen gebildet werden, die einem Fachmann vertraut sind. Der Kollektorbereich 18 kann zum Beispiel einen selektiv implantierten Kollektor (SIC, Selectively Implanted Collector) aufweisen, der mittels Implantieren eines Dotierstoffs vom n-Typ mit einer ausgewählten Dosis und kinetischen Energie in den mittleren Teil des Bereichs 16 der Einheit gebildet wird, und kann an irgendeinem geeigneten Punkt in dem Prozessablauf gebildet werden. Während des Verlaufs des Bearbeitungsverfahrens diffundiert der Dotierstoff in dem Kollektorbereich 18 derart lateral und vertikal, dass im Wesentlichen der gesamte mittlere Anteil des Bereichs 16 der Einheit dotiert wird und strukturell zusammenhängend mit dem Subkollektorbereich 20 ist.
Eine intrinsische Basisschicht 22, die aus einem Material besteht, das zum Bilden einer intrinsischen Basis 84 des Bipolartransistors 80 (9) geeignet ist, wird als eine kontinuierliche zusätzliche Schicht auf der Oberseite 14 des Substrats 10 und im Besonderen auf der Oberseite 14 des Bereichs 16 der Einheit des Substrats 10 abgeschieden. In der repräsentativen Ausführungsform kontaktiert die intrinsische Basisschicht 22 direkt die Oberseite 14 des Bereichs 16 der Einheit und eine Oberseite der Grabenisolationsbereiche 12. Die intrinsische Basisschicht 22 kann aus einem Halbleitermaterial Si_xGe_1-x bestehen, das Silicium (Si) und Germanium (Ge) beinhaltet, wobei der Germaniumgehalt (1-x) in einem Bereich von 5 Atomprozent bis 50 Atomprozent liegt und der Siliciumgehalt (x) in einem Bereich von 95 Atomprozent bis 50 Atomprozent liegt. Der Germaniumgehalt der intrinsischen Basisschicht 22 kann gleichförmig sein, oder der Germaniumgehalt der intrinsischen Basisschicht 22 kann über die Dicke der intrinsischen Basisschicht 22 hinweg gradiert oder abgestuft sein. Die intrinsische Basisschicht 22 kann mit einer oder mehreren Störstellenspezies dotiert sein, wie beispielsweise Bor und/oder Kohlenstoff.
Die intrinsische Basisschicht 22 wird unter Verwendung eines epitaxialen Wachstumsprozesses bei einer niedrigen Temperatur (eines LTE-Wachstumsprozesses, Low Temperature Epitaxial growth process) gebildet (typischerweise bei einer Wachstumstemperatur im Bereich von 400 °C bis 850 °C). Der epitaxiale Wachstumsprozess wird durchgeführt, nachdem die Grabenisolationsbereiche 12 bereits gebildet wurden. Der epitaxiale Wachstumsprozess ist nicht-selektiv, da einkristallines Halbleitermaterial (z.B. einkristallines Silicium oder SiGe) epitaxial auf irgendeine freigelegte kristalline Oberfläche abgeschieden wird, wie beispielsweise die freigelegte Oberseite 14 des Bereichs 16 der Einheit, und nicht-monokristallines Halbleitermaterial (z.B. Polysilicium oder polykristallines SiGe) wird nicht-epitaxial auf das nicht-kristalline Material der Grabenisolationsbereiche 12 oder auf Bereiche (nicht gezeigt) abgeschieden, in denen bereits polykristallines Halbleitermaterial existiert.
Aufgrund der Nicht-Selektivität des epitaxialen Wachstumsprozesses beinhaltet die intrinsische Basisschicht 22 einen erhöhten Bereich 24, einen nicht-erhöhten Bereich 26, der den erhöhten Bereich 24 umgibt, sowie einen Facettenbereich 28 zwischen dem erhöhten Bereich 24 und dem nicht-erhöhten Bereich 26. Der erhöhte Bereich 24 der intrinsischen Basisschicht 22 besteht aus einem monokristallinen Halbleitermaterial und ist lateral in einer vertikalen Ausrichtung zu dem Kollektorbereich 18 und dem Bereich 16 der Einheit des Substrats 10 angeordnet. Der nicht-erhöhte Bereich 26 der intrinsischen Basisschicht 22 besteht aus einem polykristallinen Halbleitermaterial und liegt über den Grabenisolationsbereichen 12 in der Nähe des erhöhten Bereichs 24. Der Facettenbereich 28 der intrinsischen Basisschicht 22 kann aus entweder einem Gemisch aus polykristallinem und monokristallinem Material oder in erster Linie aus einkristallinem Material in dem Facettenbereich 28 bestehen. Die Dicke der intrinsischen Basisschicht 22 kann in einem Bereich von etwa 10 nm bis etwa 600 nm liegen, wobei die höchste Schichtdicke in dem erhöhten Bereich 24 liegt und die Schichtdicke des nicht-erhöhten Bereichs 26 geringer als die Schichtdicke in dem erhöhten Bereich 24 ist. Die Schichtdicken hierin werden in einer Richtung senkrecht zu der Oberseite 14 des Substrats 10 ermittelt. Der Facettenbereich 28 weist eine Dicke auf, die sich in einer Richtung von der Angrenzung an den erhöhten Bereich 24 zu der Angrenzung an den nicht-erhöhten Bereich 26 monoton ändert. Mit zunehmender Dicke der intrinsischen Basisschicht 22 nimmt die Breite des erhöhten Bereichs 24 gleichermaßen zu, so dass sich der Facettenbereich 28 lateral nach außen relativ zu der Mittellinie des erhöhten Bereichs 24 verschiebt.
Unter Bezugnahme auf 2, in der sich gleiche Bezugszeichen auf gleiche Elemente in 1 beziehen, und in einem nachfolgenden Herstellungsstadium ist eine Basis-Dielektrikum-Schicht 32 auf einer Oberseite 30 der intrinsischen Basisschicht 22 ausgebildet und kontaktiert in der repräsentativen Ausführungsform direkt die Oberseite 30. Die Basis-Dielektrikum-Schicht 32 kann ein isolierendes Material mit einer Charakteristik der Dielektrizitätskonstanten (z.B. einer Permittivität) eines Dielektrikums sein. In einer Ausführungsform kann die Basis-Dielektrikum-Schicht 32 ein Hochtemperaturoxid (HTO) sein, das unter Verwendung eines schnellen thermischen Prozesses (RTP) bei Temperaturen von 500 °C oder mehr abgeschieden wird, und kann aus einem Oxid von Silicium bestehen, wie beispielsweise Siliciumdioxid (SiO₂), das eine nominelle Dielektrizitätskonstante von 3,9 aufweist. Wenn die Basis-Dielektrikum-Schicht aus Oxid besteht, kann das Material der Basis-Dielektrikum-Schicht 32 alternativ mittels eines anderen Abscheidungsprozesses oder einer thermischen Oxidation von Silicium, wie beispielsweise einer Oxidation bei einem hohen Druck mit Dampf (HIPOX) oder einer Kombination der vorstehenden Oxidbildungstechniken abgeschieden werden, die dem Fachmann bekannt sind. Die Basis-Dielektrikum-Schicht 32 besitzt die Topologie der darunter liegenden intrinsischen Basisschicht 22.
Unter Bezugnahme auf 3, in der sich gleiche Bezugszeichen auf gleiche Elemente in 2 beziehen, und in einem nachfolgenden Herstellungsstadium ist eine extrinsische Basisschicht 36 auf einer Oberseite 34 der Basis-Dielektrikum-Schicht 32 ausgebildet und kontaktiert in der repräsentativen Ausführungsform direkt die Oberseite 34. Die extrinsische Basisschicht kann aus einem Material mit einer Ätzselektivität bestehen, die sich von jener der darunter liegenden Basis-Dielektrikum-Schicht 32 unterscheidet. In einer Ausführungsform kann die extrinsische Basisschicht 36 aus einem polykristallinen Halbleitermaterial bestehen (z.B. Polysilicium oder polykristallinem SiGe), das mittels eines CVD-Prozesses abgeschieden wird. Die extrinsische Basisschicht 36 kann während der Abscheidung in-situ mit einer Konzentration eines Dotierstoffes dotiert werden, wie beispielsweise einer Störstellenspezies aus der Gruppe III des Periodensystems (z.B. Bor), die dahingehend wirksam ist, eine Leitfähigkeit vom p-Typ zu verleihen. Als ein Ergebnis des Abscheidungsprozesses und der nicht-kristallinen Beschaffenheit der Basis-Dielektrikum-Schicht 32, auf der die extrinsische Basisschicht 36 gebildet wird, besteht die gesamte extrinsische Basisschicht 36 aus einem polykristallinen Halbleitermaterial. Die unebene Topologie der darunter liegenden intrinsischen Basisschicht 22 ist in der extrinsischen Basisschicht 36 derart reproduziert, dass die extrinsische Basisschicht 36 einen erhöhten Bereich 35 ( 4) aufweist, der über dem erhöhten Bereich 24 der intrinsischen Basisschicht 22 liegt.
Anschließend wird ein Emitter-Dielektrikum-Stapel 41, der aus dielektrischen Schichten 40, 44, 48 besteht, auf der extrinsischen Basisschicht 36 gebildet, und er reproduziert ebenfalls die Topologie der darunter liegenden intrinsischen Basisschicht 22. Die dielektrische Schicht 40 wird auf einer Oberseite 38 der extrinsischen Basisschicht 36 gebildet und kontaktiert in der repräsentativen Ausführungsform direkt die Oberseite 38. Die dielektrische Schicht 40 kann aus einem dielektrischen Material mit einer Ätzselektivität bestehen, die sich von jener der darunter liegenden dielektrischen Schicht 40 unterscheidet. In einer Ausführungsform kann die dielektrische Schicht 40 aus SiO₂ bestehen, das mittels CVD oder eines anderen geeigneten Abscheidungsprozesses abgeschieden wird. Die Schicht 44 wird auf einer Oberseite 42 der dielektrischen Schicht 40 gebildet und kontaktiert in der repräsentativen Ausführungsform direkt die Oberseite 42. Die Schicht 44 kann aus einem dielektrischen Material mit einer Ätzselektivität bestehen, die sich von jener der darunter liegenden dielektrischen Schicht 40 unterscheidet. In einer Ausführungsform kann die Schicht 44 aus Siliciumnitrid (Si₃N₄) bestehen, das unter Verwendung von CVD oder eines anderen geeigneten Abscheidungsprozesses abgeschieden wird. Die dielektrische Schicht 48, die aus einem dielektrischen Material mit einer Zusammensetzung, die sich von jener der dielektrischen Schicht 44 unterscheidet, und mit der gleichen Zusammensetzung wie die Schicht 40 bestehen kann, wird auf einer Oberseite 46 der dielektrischen Schicht 44 abgeschieden und kontaktiert in der repräsentativen Ausführungsform direkt die Oberseite 46. Die dielektrische Schicht 48 kann aus einem dielektrischen Material mit einer Ätzselektivität bestehen, die sich von jener der darunter liegenden Schicht 44 unterscheidet. In einer Ausführungsform kann die dielektrische Schicht 48 aus SiO₂ bestehen, das mittels CVD oder eines anderen geeigneten Abscheidungsprozesses abgeschieden wird.
Unter Bezugnahme auf 4, in der sich gleiche Bezugszeichen auf gleiche Elemente in 3 beziehen, und in einem nachfolgenden Herstellungsstadium werden die dielektrischen Schichten 40, 44, 48 des Emitter-Dielektrikum-Stapels 41 unter Verwendung von Photolithographie- und subtraktiven Ätzprozessen strukturiert, um eine Emitter-Öffnung 52 zu definieren, die zu dem erhöhten Bereich 24 der intrinsischen Basisschicht 22 ausgerichtet ist. Zu diesem Zweck wird der Emitter-Dielektrikum-Stapel 41 mit einer strukturierten Ätzmaske (nicht gezeigt) maskiert. In einer Ausführungsform kann die Ätzschicht eine Photoresistschicht sein, die aus einem organischen Opfermaterial besteht, das mittels Rotationsbeschichtung auf der Oberseite der dielektrischen Schicht 48 angebracht wird. Der Photolithographie-Prozess bringt mit sich, dass die Photoresistschicht einer Strahlung ausgesetzt wird, die durch eine Photomaske abgebildet wird, und dass das resultierende latente Elementemuster in dem belichteten Photoresist entwickelt wird, um ein Fenster an dem beabsichtigten Ort für die Emitter-Öffnung 52 zu definieren.
Ein subtraktiver Ätzprozess, wie beispielsweise ein reaktiver Ionenätz(RIE)-Prozess, wird dazu verwendet, sequentiell einen Bereich von jeder der dielektrischen Schichten 40, 44, 48 über einem Oberflächengebiet zu entfernen, das durch das Fenster freigelegt und von der Ätzmaske nicht geschützt ist. Zum Beispiel weist ein erster Abschnitt des Ätzprozesses einen Ätzchemismus auf, der den ungeschützten Bereich der dielektrischen Schicht 48 entfernt und auf der Oberseite 46 der Schicht 44 endet. Der Ätzchemismus kann geändert werden, um den ungeschützten Bereich der darunter liegenden Schicht 44 zu entfernen und auf der Oberseite 42 der dielektrischen Schicht 40 zu enden. Der Ätzchemismus kann erneut geändert werden, um den ungeschützten Bereich der darunter liegenden dielektrischen Schicht 40 zu entfernen und auf der Oberseite 38 der extrinsischen Basisschicht 36 zu enden. Alternativ kann ein einfacherer Ätzchemismus verwendet werden, der weniger Ätzschritte beinhaltet.
Ein subtraktiver Ätzprozess, wie beispielsweise ein RIE-Prozess, wird dazu verwendet, die Dicke des erhöhten Bereichs 35 der extrinsischen Basisschicht 36 über das Oberflächengebiet der Oberseite 38 hinweg, das im Inneren der Emitter-Öffnung 52 freigelegt ist, teilweise zu entfernen. Der subtraktive Ätzprozess wird derart gesteuert, dass sich die Emitter-Öffnung 52 lediglich teilweise durch die Dicke der extrinsischen Basisschicht 36 hindurch erstreckt. Nach dem Ätzen wird die Oberseite 38 der extrinsischen Basisschicht 36 in dem erhöhten Bereich 35 relativ zu der Oberseite 38 der extrinsischen Basisschicht 36 in Bereichen, die durch den Emitter-Dielektrikum-Stapel 41 und die Ätzmaske geschützt sind, vertieft. Der erhöhte Bereich 35 der extrinsischen Basisschicht 36 weist eine Dicke t₂, gemessen senkrecht zu der Oberseite 38, über dessen Oberflächengebiet im Inneren der Emitter-Öffnung 52 auf. Die Dicke t₂ ist geringer als die Dicke t₁ der extrinsischen Basisschicht 36 (und des erhöhten Bereichs 35) außerhalb der Emitter-Öffnung 52, was einen Dickenunterschied entstehen lässt. In einer Ausführungsform wird der subtraktive Ätzprozess derart gesteuert, dass sich die Emitter-Öffnung 52 ungefähr den halben Weg durch die Schichtdicke der Basis-Dielektrikum-Schicht 32 hindurch erstreckt, und als ein Ergebnis ist die Dicke t₁ etwa das Doppelte der Dicke t₂. Nach dem Abschluss des subtraktiven Ätzprozesses wird die Ätzmaske entfernt, und die Ätzmaske kann, wenn sie aus Photoresist besteht, mittels eines Veraschens in einem Sauerstoffplasma oder mittels chemischen Ablösens entfernt werden.
Auf den vertikalen Seitenwänden der Schichten 36, 40, 44, 48 werden Abstandshalter 54a, 54b gebildet, welche die Emitter-Öffnung 52 umgrenzen. Die Abstandshalter 54a, 54b erstrecken sich vertikal bis zu der Basis der Emitter-Öffnung 52, um die vertiefte Oberseite 38 der extrinsischen Basisschicht 36 direkt zu kontaktieren. In einer repräsentativen Ausführungsform können die Abstandshalter 54a, 54b mittels Abscheiden einer flächendeckenden Schicht (nicht gezeigt), die aus einem nicht-leitfähigen dielektrischen Material besteht, und Gestalten der flächendeckenden Schicht mit einem anisotropen Ätzprozess gebildet werden, wie beispielsweise einem RIE-Prozess, der vorzugsweise die dielektrische Materialkomponente von horizontalen Oberflächen entfernt. Beim Abschluss des anisotropen Ätzprozesses werden die Abstandshalter 54a, 54b von restlichem dielektrischem Material gebildet, das auf den vertikalen Oberflächen in der Form der Seitenwände der Schichten 36, 40, 44, 48 liegt. Die das dielektrische Material aufweisenden Abstandshalter 54a, 54b können zum Beispiel Si₃N₄ sein, das mittels CVD abgeschieden wird, wobei die Abstandshalter 54a, 54b in diesem Fall aus dem gleichen dielektrischen Material bestehen wie die dielektrische Schicht 44.
Unter Bezugnahme auf die 5, 5A, in denen sich gleiche Bezugszeichen auf gleiche Elemente in 4 beziehen, und in einem nachfolgenden Herstellungsstadium wird dann ein anisotroper Ätzprozess, wie beispielsweise ein RIE-Prozess, dazu verwendet, die Entfernung des erhöhten Bereichs 35 der extrinsischen Basisschicht 36 über das Oberflächengebiet der Oberseite 38 hinweg fortzusetzen, der im Inneren der Emitter-Öffnung 52 freigelegt ist. Der Ätzprozess entfernt das Material der extrinsischen Basisschicht 36 selektiv (z.B. mit einer höheren Ätzrate) bezüglich der Materialien, aus denen die Abstandshalter 54a, 54b und die Basis-Dielektrikum-Schicht 32 bestehen. Der Ätzprozess endet auf der Basis-Dielektrikum-Schicht 32 und legt die Oberseite 34 der Basis-Dielektrikum-Schicht 32 im Inneren der Emitter-Öffnung 52 frei. Die extrinsische Basisschicht 36 wird über das Oberflächengebiet des erhöhten Bereichs 35 im Inneren der Emitter-Öffnung 52 vollständig entfernt. Angrenzend an die Emitter-Öffnung 52 und unterhalb der Abstandshalter 54a, 54b behalten Bereiche 37a, 37b der extrinsischen Basisschicht 36 die Dicke t₂ bei (4). Eine Seitenwand 61a des Bereichs 37a ist vertikal zu dem angrenzenden Anteil der Seitenwand des Abstandshalters 54a ausgerichtet, der die Emitter-Öffnung 52 umgrenzt. Eine Seitenwand 61b des Bereichs 37b ist vertikal zu dem angrenzenden Anteil der Seitenwand des Abstandshalters 54b ausgerichtet, der die Emitter-Öffnung 52 umgrenzt. Die extrinsische Basisschicht 36 behält die ursprüngliche Dicke t₁ (4) über Bereichen 39 bei, die durch die Bereiche 37a, 37b von der Emitter-Öffnung getrennt sind.
Ein isotroper Ätzprozess, wie beispielsweise ein nasschemischer Ätzprozess, wird dazu verwendet, einen Bereich der Basis-Dielektrikum-Schicht 32 im Inneren der Emitter-Öffnung 52 zu entfernen, und endet auf der Oberseite 30 der intrinsischen Basisschicht 22. Die Entfernung dieses Bereichs der Basis-Dielektrikum-Schicht 32 legt die Oberseite 30 der intrinsischen Basisschicht 22 über einem Anteil des erhöhten Bereichs 24 frei. Der isotrope Ätzprozess entfernt das Material der Basis-Dielektrikum-Schicht 32 selektiv bezüglich der Materialien, aus denen die Abstandshalter 54a, 54b, die extrinsische Basisschicht 36 und die intrinsische Basisschicht 22 bestehen. Das Ätzmittel erreicht die Basis-Dielektrikum-Schicht 32 durch die Emitter-Öffnung 52 hindurch. In einer Ausführungsform kann der nasschemische Ätzprozess entweder eine verdünnte Flusssäure (DHF) oder eine gepufferte Flusssäure (BHF) als ein Ätzmittel verwenden, wie beispielsweise ein nasses Flusssäure(HF)-Oxid-Tauchbad. Wenn die dielektrische Schicht 48 aus einem Oxid besteht, und in Abhängigkeit von den Ätzbedingungen kann der Grundstoff des isotropen Ätzprozesses die dielektrische Schicht 48 teilweise von der dielektrischen Schicht 44 entfernen, wie in der repräsentativen Ausführungsform gezeigt, oder kann die dielektrische Schicht 48 vollständig von der dielektrischen Schicht 44 entfernen.
Zwischen den Bereichen 37a, 37b der extrinsischen Basisschicht 36 und der intrinsischen Basisschicht 22 werden mittels des isotropen Ätzprozesses, der an der Basis-Dielektrikum-Schicht 32 durchgeführt wird, Hohlräume 60a, 60b gebildet. Speziell bewirkt der isotrope Ätzprozess, dass die Basis-Dielektrikum-Schicht 32 lateral unterhalb der Bereiche 37a, 37b der extrinsischen Basisschicht 36 zurückweicht, und spezieller wird bewirkt, dass die Seitenwände 59a, 59b der Basis-Dielektrikum-Schicht 32 jeweils lateral relativ zu der jeweiligen Seitenwand 61a, 61b der Bereiche 37a, 37b zurückweichen. In der repräsentativen Ausführungsform werden die Seitenwände 59a, 59b der Basis-Dielektrikum-Schicht 32 jede jeweils um einen Abstand d relativ zu den Seitenwänden 61a, 61b der Bereiche 37a, 37b vertieft. In der repräsentativen Ausführungsform erstrecken sich die Hohlräume 60a, 60b, die durch die laterale Vertiefung der Basis-Dielektrikum-Schicht 32 gebildet werden, lediglich teilweise über den erhöhten Bereich 24 der intrinsischen Basisschicht 22 hinweg. Die Hohlräume 60a, 60b stellen offene Volumina zwischen der intrinsischen Basisschicht 22 und der extrinsischen Basisschicht 36 bereit.
Während des Ätzens kann die Ätzabweichung (etch bias) gesteuert werden, um die laterale Vertiefung der Basis-Dielektrikum-Schicht 32 und folglich die Lage der Seitenwände 59a, 59b der Basis-Dielektrikum-Schicht 32 zu regeln. In einer alternativen Ausführungsform können sich die Hohlräume 60a, 60b, die durch die laterale Vertiefung der Basis-Dielektrikum-Schicht 32 gebildet werden, von der Emitter-Öffnung 52 über den erhöhten Bereich 24 hinweg bis ungefähr zu der Grenze zu dem Facettenbereich 28 der intrinsischen Basisschicht 22 erstrecken, wie in 5B gezeigt. In einer weiteren alternativen Ausführungsform können sich die Hohlräume 60a, 60b, die durch die laterale Vertiefung der Basis-Dielektrikum-Schicht 32 gebildet werden, von der Emitter-Öffnung 52 an der Grenze zwischen dem erhöhten Bereich 24 und dem Facettenbereich 28 vorbei und daher teilweise über den Facettenbereich 28 hinweg erstrecken, wie in 5C gezeigt. Der Ätzprozess wird jedoch derart gesteuert, dass sich die Hohlräume 60a, 60b, die durch die laterale Vertiefung der Basis-Dielektrikum-Schicht 32 gebildet werden, nicht bis zu dem nicht-erhöhten Bereich 26 der intrinsischen Basisschicht 22 erstrecken.
Da die Oberseite 38 der extrinsischen Basisschicht 36 vertieft wird, bevor die Abstandshalter 54a, 54b gebildet werden, ist die Dicke der Bereiche 37a, 37b geringer als die Dicke des Restes der extrinsischen Basisschicht 36 außerhalb der Umgebung der Emitter-Öffnung 52. In einer repräsentativen Ausführungsform können die Bereiche 37a, 37b eine Hälfte der Dicke des Restes der extrinsischen Basisschicht 36 aufweisen, die nominell gleich der ursprünglichen abgeschiedenen Dicke ist. Die Bereiche 37a, 37b können sich um den Umfang der Emitter-Öffnung 52 herum erstrecken und können miteinander verbunden sein.
Unter Bezugnahme auf 5D und gemäß einer alternativen Ausführungsform können die Bereiche 37a, 37b in der Struktur der Einheit fehlen, und die Abstandshalter 54a, 54b können sich vertikal erstrecken, um diesen Raum einzunehmen. Der subtraktive Ätzprozess von 4 wird derart verändert, dass die gesamte Dicke des erhöhten Bereichs 35 der extrinsischen Basisschicht 36 über das Oberflächengebiet der Oberseite 38 hinweg, das im Inneren der Emitter-Öffnung 52 freigelegt ist, entfernt wird (d.h. Dicke t₂ = 0). Nach dem Ätzen ist die Oberseite 34 der dielektrischen Schicht 32 freigelegt. Die Abstandshalter 54a, 54b, die in 4 auf den vertikalen Seitenwänden der Schichten 36, 40, 44, 48 gebildet wurden, welche die Emitter-Öffnung 52 umgrenzen, erstrecken sich vertikal, um die Oberseite 34 der dielektrischen Schicht 32 direkt zu kontaktieren. Der isotrope Ätzprozess, der zum Entfernen des Bereichs der Basis-Dielektrikum-Schicht 32 verwendet wird, der im Inneren der Emitter-Öffnung 52 freigelegt ist, bildet die Hohlräume 60a, 60b mittels eines lateralen Vertiefens der Basis-Dielektrikum-Schicht 32 unter die Abstandshalter 54a, 54b. Die Vertiefung der Basis-Dielektrikum-Schicht 32 ist derart, dass sich die Hohlräume 60a, 60b teilweise zwischen der extrinsischen und der intrinsischen Basis 22, 36 erstrecken.
Unter Bezugnahme auf die 6, 6A, in denen sich gleiche Bezugszeichen auf gleiche Elemente in den 5, 5A beziehen, und in einem nachfolgenden Herstellungsstadium wird eine Halbleiterschicht 64 als eine zusätzliche Schicht auf der Oberseite 30 der intrinsischen Basisschicht 22 gebildet und wird in der repräsentativen Ausführungsform direkt auf der Oberseite 30 gebildet. Die Halbleiterschicht 64 besteht aus einem Halbleitermaterial, das mittels eines nicht-selektiven Abscheidungsprozesses, wie beispielsweise chemischer Gasphasenabscheidung in einem Ultrahochvakuum (UHV-CVD, Ultra High Vacuum Chemical Vapor Deposition), oder mittels eines anderen Prozesses abgeschieden wird, wie beispielsweise eines selektiven Abscheidungsprozesses. Das Halbleitermaterial, aus dem die Halbleiterschicht 64 besteht, kann während oder nach der Abscheidung dotiert werden oder kann alternativ undotiert sein. Die Halbleiterschicht 64 kann eine andere Zusammensetzung als entweder die intrinsische Basisschicht 22 oder die extrinsische Basisschicht 36 aufweisen.
Während des Abscheidungsprozesses nukleiert das Halbleitermaterial der Halbleiterschicht 64 auf dem Halbleitermaterial der intrinsischen Basisschicht 22 und erlangt den kristallinen Zustand der intrinsischen Basisschicht 22. Der erhöhte Bereich 24 der intrinsischen Basisschicht 22, der aus einem einkristallinen Halbleitermaterial besteht, kann zum Beispiel als kristallines Templat für das Wachstum der Halbleiterschicht 64 dienen. Die Abscheidungsbedingungen sind darauf abgestimmt, eine Nukleationsverzögerung bereitzustellen, so dass die Nukleation, wenn es eine gibt, auf den Abstandshaltern 54a, 54b und der dielektrischen Schicht 48 (oder der dielektrischen Schicht 44, wenn die dielektrische Schicht 48 zuvor entfernt wurde) hinter der Nukleation des Halbleitermaterials auf freigelegten Oberflächen zurückbleibt, wie beispielsweise der intrinsischen Basisschicht 22 und den Unterseiten der Bereiche 37a, 37b der Schicht 36. Mit anderen Worten, die Nukleationsverzögerung repräsentiert eine Zeitverzögerung, die erlaubt, dass die Hohlräume 60a, 60b durch die Halbleiterschicht 64 gefüllt werden, bevor irgendeine signifikante Menge an Halbleitermaterial beginnt, sich auf den Abstandshaltern 54a, 54b und/oder auf der dielektrischen Schicht 48 zu bilden. Die Dicke der Halbleiterschicht 64, gemessen in einer Richtung senkrecht zu der Oberseite 30, kann wenigstens 4 nm betragen.
Periphere Bereiche 66a, 66b der Halbleiterschicht 64, die entlang des äußeren Umfangs oder entlang der Kanten der Halbleiterschicht 64 angeordnet sind, nehmen jeweils die Hohlräume 60a, 60b (5) ein und definieren eine Verbindung, welche die intrinsische Basisschicht 22 und die extrinsische Basisschicht 36 physisch koppelt. Die peripheren Bereiche 66a, 66b der Halbleiterschicht 64 und die extrinsische Basisschicht 36 sind in direktem Kontakt miteinander, wie es auch die peripheren Bereiche 66a, 66b und die Oberseite 30 der intrinsischen Basisschicht 22 sind. Die peripheren Bereiche 66a, 66b erstrecken sich lateral von der Emitter-Öffnung 52 jeweils bis zu den Seitenwänden 59a, 59b der Basis-Dielektrikum-Schicht 32. Die Verbindung stellt eine direkte Verbindung für einen Stromfluss zwischen der extrinsischen Basisschicht 36 und der intrinsischen Basisschicht 22 bereit. Die peripheren Bereiche 66a, 66b der Halbleiterschicht 64 und die Basis-Dielektrikum-Schicht 32 können ungefähr gleiche Schichtdicken aufweisen und weisen vorzugsweise äquivalente Schichtdicken auf, da die Hohlräume 60a, 60b durch die laterale Vertiefung der Basis-Dielektrikum-Schicht 32 gebildet werden und anschließend jeweils von den peripheren Bereichen 66a, 66b der Halbleiterschicht 64 gefüllt werden. Ein mittlerer Bereich 66c der Halbleiterschicht 64, der zwischen den peripheren Bereichen 66a, 66b angeordnet ist und zusammenhängend mit den peripheren Bereichen 66a, 66b ist, befindet sich nicht im Inneren der Hohlräume 60a, 60b.
Wenn die Emitter-Öffnung 52 eine geschlossene geometrische Form aufweist (z.B. rechteckig), kann die Seitenwand 59a der Basis-Dielektrikum-Schicht 32 durch zusätzliche Seitenwände (nicht gezeigt) der Basis-Dielektrikum-Schicht 32 mit der Seitenwand 59b der Basis-Dielektrikum-Schicht 32 verbunden werden, und der Hohlraum 60a wird durch zusätzliche Hohlräume (nicht gezeigt), welche die Basis-Dielektrikum-Schicht 32 vertiefen, mit dem Hohlraum 60b verbunden. Wenn jedoch der Emitter-Öffnung 52 eine geschlossene geometrische Form fehlt, ist die Seitenwand 59a der Basis-Dielektrikum-Schicht 32 nicht mit der Seitenwand 59b der Basis-Dielektrikum-Schicht 32 verbunden, und der Hohlraum 60a ist nicht mit dem Hohlraum 60b verbunden.
Das Halbleitermaterial nukleiert außerdem auf dem Material der Bereiche 37a, 37b der extrinsischen Basisschicht 36 und wächst als Bereiche 62a, 62b aus polykristallinem Material lateral nach innen in die Emitter-Öffnung 52 hinein. In der repräsentativen Ausführungsform ragen die zusätzlichen Bereiche 62a, 62b eine kurze Strecke derart in die Emitter-Öffnung 52 hinein, dass die Emitter-Öffnung 52 nicht signifikant abgeschnürt ist.
In der alternativen Ausführungsform, in der die Hohlräume 60a, 60b ungefähr bis zu der Grenze zwischen dem erhöhten Bereich 24 und dem Facettenbereich 28 (5B) der intrinsischen Basisschicht 22, erstrecken sich die peripheren Bereiche 66a, 66b der Halbleiterschicht 64 in ähnlicher Weise lateral ungefähr bis zu dieser Grenze, wie in 6B gezeigt. In der alternativen Ausführungsform, in der sich die Hohlräume 60a, 60b an der Grenze zwischen dem erhöhten Bereich 24 und dem Facettenbereich 28 vorbei erstrecken (5C), erstrecken sich die peripheren Bereiche 66a, 66b der Halbleiterschicht 64 in ähnlicher Weise lateral an dieser Grenze vorbei, wie in 6C gezeigt. In der alternativen Ausführungsform von 5D, in der die Abstandshalter 54a, 54b an die Hohlräume 60a, 60b angrenzen, nehmen die peripheren Bereiche 66a, 66b der Halbleiterschicht 64 die Hohlräume 60a, 60b ein, wie in 6D gezeigt.
Unter Bezugnahme auf 7, in der sich gleiche Bezugszeichen auf gleiche Elemente in 6 beziehen, und in einem nachfolgenden Herstellungsstadium wird eine Schicht 68, die aus einem dielektrischen Material besteht, konform abgeschieden, und Abstandshalter 70a, 70b werden auf den Abstandshaltern 54a, 54b mit einer dielektrischen Schicht 68 als einer zwischenliegenden Struktur gebildet. Die dielektrische Schicht 68 kann aus einem dielektrischen Material, wie beispielsweise einer dünnen Schicht aus SiO₂, wie ein Hochtemperaturoxid (HTO) gebildet werden, das mittels eines schnellen thermischen Prozesses (RTP, Rapid Thermal Process) bei Temperaturen von 500 °C oder mehr abgeschieden wird. Alternativ kann die dielektrische Schicht 68 mittels eines anderen Abscheidungsprozesses oder einer thermischen Oxidation von Silicium, wie beispielsweise einer Oxidation bei einem hohen Druck mit Dampf (HIPOX), oder einer Kombination der vorstehenden Oxidbildungstechniken abgeschieden werden, die dem Fachmann bekannt sind. Die Abstandshalter 70a, 70b, die aus einem dielektrischen Material (z.B. Si₃N₄) bestehen, das selektiv bezüglich des dielektrischen Materials geätzt wird, aus dem die dielektrische Schicht 68 besteht, können mittels einer Abscheidung einer flächendeckenden Schicht und eines anisotropen Ätzvorgangs in einer Weise ähnlich wie die Abstandshalter 54a, 54b gebildet werden. Ein Anteil der dielektrischen Schicht 68 bedeckt die Oberseite 63 der Halbleiterschicht 64 im Inneren der Emitter-Öffnung 52. In einer alternativen Ausführungsform können die Abstandshalter 70a, 70b aus Si bestehen.
Unter Bezugnahme auf 8, in der sich gleiche Bezugszeichen auf gleiche Elemente in 7 beziehen, und in einem nachfolgenden Herstellungsstadium wird eine Oberseite 63 (6) der Halbleiterschicht 64 mittels eines Ätzprozesses freigelegt, der das Material der dielektrischen Schicht 68 im Inneren der Emitter-Öffnung 52 und lateral zwischen den dielektrischen Abstandshaltern 70a, 70b entfernt. Der Ätzprozess endet auf dem Material, das die Halbleiterschicht 64 bildet und endet folglich bei Erreichen der Oberseite 63 der Halbleiterschicht 64. Der Ätzprozess kann eine chemische Entfernung von Oxid (COR, Chemical Oxide Removal) sein, die das Material der dielektrischen Schicht 68, wenn sie aus SiO₂ besteht, mit einem minimalen Unterschneiden unter die dielektrischen Abstandshalter 70a, 70b entfernt. Ein COR-Prozess kann einen Mischstrom aus Fluorwasserstoff (HF) und Ammoniak (NH₃) in einem Verhältnis von 1:10 bis 10:1 verwenden und kann bei verringerten Drücken (z.B. etwa 1 mTorr bis etwa 100 mTorr) und bei ungefähr Raumtemperatur durchgeführt werden. Der Rest der dielektrischen Schicht 48 und Anteile der dielektrischen Schicht 68, die auf der dielektrischen Schicht 48 liegen, werden durch den Ätzprozess ebenfalls entfernt, um die Oberseite 46 der dielektrischen Schicht 44 zu ergeben. Dem Ätzprozess kann eine optionale chemische Reinigungsprozedur mit HF folgen. Aus Anteilen der dielektrischen Schicht 68, die während der Durchführung des Ätzprozesses durch die dielektrischen Abstandshalter 70a, 70b abgeschirmt waren, werden Abstandshalter 72a, 72b gebildet und werden jeweils zwischen den Abstandshaltern 54a, 54b und den Abstandshaltern 70a, 70b angeordnet.
Anschließend wird ein Emitter 74 des Bipolartransistors 80 im Inneren der Emitter-Öffnung 52 aus einer flächendeckenden Schicht gebildet, die aus einem stark dotierten Halbleitermaterial besteht, wie beispielsweise Polysilicium, das mit einer Konzentration eines Dotierstoffs stark dotiert ist, wie beispielsweise einer Störstellenspezies aus der Gruppe V des Periodensystems (z.B. Arsen), die dahingehend wirksam ist, dass sie eine Leitfähigkeit vom n-Typ verleiht, bei dem Elektronen die Majoritätsladungsträger sind und die elektrische Leitfähigkeit des Halbleitermaterials dominieren. Auf einem Kopf des Emitters 74 kann aus einer Schicht, die aus einem dielektrischen Material besteht, wie beispielsweise Si₃N₄, das auf der Schicht aus dem stark dotierten Halbleitermaterial abgeschieden wird, eine optionale dielektrische Abdeckung 76 gebildet werden. Diese abgeschiedenen Schichten werden mit einem Lithographie- und Ätzprozess strukturiert, um den Emitter 74 und die dielektrische Abdeckung 76 auf dem Emitter 74 zu definieren. Der Lithographie-Prozess, der den Emitter 74 aus der Schicht aus dem stark dotierten Halbleitermaterial bildet, kann eine Ätzmaske verwenden, um nur einen Streifen des stark dotierten Halbleitermaterials über dem Anteil zu schützen, der die Emitter-Öffnung 52 füllt. Ein subtraktiver Ätzprozess mit einem Ätzchemismus endet auf dem Material der dielektrischen Schicht 44, wird ausgewählt, um den Kopf des Emitters 74 aus dem geschützten Streifen aus dem stark dotierten Halbleitermaterial zu formen. Nach dem Formen des Emitters 74 kann die Ätzmaske von der Oberfläche entfernt werden, was die Oberseite 46 der dielektrischen Schicht 44 erneut freilegt.
Die extrinsische Basis 36 ist selbstausgerichtet zu dem Emitter 74. Die Selbstausrichtung ergibt sich aus der Verwendung der Abstandshalter 54a, 54b, um die laterale Lage für den Emitter 74 relativ zu der extrinsischen Basis 36 festzustellen. Die Abstandshalter 54a, 54b, 70a, 70b, 72a, 72b isolieren den Emitter 74 elektrisch von der extrinsischen Basis 36. Die Abstandshalter 70a, 70b, 72a, 72b stellen den Abstand zwischen dem Emitter 74 und der extrinsischen Basis 36 her.
Der Emitter 74 ist durch die Halbleiterschicht 64 mit der intrinsischen Basisschicht 22 gekoppelt. Der untere Teil des Emitters 74, der sich im Inneren der Emitter-Öffnung 52 befindet, kontaktiert die Oberseite 63 der Halbleiterschicht 64. In einer Ausführungsform kontaktiert der untere Teil des Emitters 74 direkt die Oberseite 63 der Halbleiterschicht 64 und kontaktiert indirekt die Oberseite 30 der intrinsischen Basisschicht 22. Im Einzelnen kontaktiert der Emitter 74 den mittleren Bereich 66c der Halbleiterschicht 64. Der Kopf des Emitters 74 ragt aus der Emitter-Öffnung 52 heraus und beinhaltet laterale Arme, die teilweise mit der Oberseite 46 der dielektrischen Schicht 44 überlappen. Der Kopf des Emitters 74 ist so dimensioniert, dass er einen Überlagerungsspielraum bereitstellt, um sicherzustellen, dass ein darüber liegender Zwischenverbindungskontakt auf den Emitter 74 aufsetzt.
Unter Bezugnahme auf 9, in der sich gleiche Bezugszeichen auf gleiche Elemente in 8 beziehen, und in einem nachfolgenden Herstellungsstadium wird das Profil eines Bipolartransistors 80 auf dem Substrat 10 durch Verwenden herkömmlicher Photolithographie- und Ätzprozesse zum Strukturieren der Schichten 22, 32, 36, 40, 44 definiert. Zunächst werden die dielektrischen Schichten 40, 44 unter Verwendung der gleichen Ätzmaske, die zum Bilden des Emitters 74 und der dielektrischen Abdeckung 76 verwendet wurde, oder einer anderen Ätzmaske strukturiert, die in einer ähnlichen Weise gebildet wird. Eine Anfangsphase des subtraktiven Ätzprozesses, der ein RIE-Prozess sein kann, mit einem Ätzchemismus, der auf dem Material der dielektrischen Schicht 40 endet und zum Trimmen der dielektrischen Schicht 44 verwendet wird. Ein Ätzprozess mit einem anderen Ätzchemismus, der auf dem Material der extrinsischen Basisschicht 36 endet, wird zum Trimmen der dielektrischen Schicht 40 verwendet. Nach dem Formen der dielektrischen Schichten 40, 44 wird die Ätzmaske entfernt. Die Ätzmaske kann, wenn sie aus Photoresist besteht, mittels eines Veraschens in einem Sauerstoffplasma oder eines chemischen Ablösens entfernt werden.
Anschließend werden die Schichten 22, 32, 36 strukturiert, um eine extrinsische Basis 82 des Bipolartransistors 80 aus der extrinsischen Basisschicht 36 und eine intrinsische Basis 84 des Bipolartransistors 80 aus der intrinsischen Basisschicht 22 zu definieren. Eine Ätzmaske wird zur Verwendung in einem Strukturierungsprozess angebracht, der auf einem subtraktiven Ätzprozess, wie beispielsweise einem RIE-Prozess, mit jeweiligen Ätzchemismen beruht, die zum Ätzen der Schichten 22, 32, 36 geeignet sind. Nach dem Abschluss des subtraktiven Ätzprozesses wird die Ätzmaske entfernt und kann, wenn sie aus Photoresist besteht, mittels eines Veraschens in einem Sauerstoffplasma oder mittels eines chemischen Ablösens entfernt werden.
Nach dem Strukturieren weist der Bipolartransistor 80 einen vertikalen Aufbau auf, in dem sich die intrinsische Basis 84 zwischen dem Emitter 74 und dem Kollektorbereich 18 befindet, und der Emitter 74, der erhöhte Bereich 24 der intrinsischen Basis 84 und der Kollektorbereich 18 vertikal angeordnet sind. In dem vertikalen Aufbau des Bipolartransistors 80 ist die extrinsische Basis 82 durch die Basis-Dielektrikum-Schicht 32 von der intrinsischen Basis 84 getrennt. An dem Subkollektorbereich 20, dem Emitter 74 und der extrinsischen Basis 82 sind verschiedene Kontakte (nicht gezeigt) bereitgestellt, um die erforderlichen elektrischen Verbindungen zu dem Bipolartransistor 80 bereitzustellen.
Die Leitfähigkeitstypen des Halbleitermaterials, das den Emitter 74 bildet, und der Halbleitermaterialien, welche die extrinsische Basis 82 und die intrinsische Basis 84 bilden, sind entgegengesetzt. Das Halbleitermaterial der intrinsischen Basis 84, das mit Bor und/oder Kohlenstoff dotiertes Si_xGe_1-x sein kann, kann eine schmalere Bandlücke als die Materialien (z.B. Silicium) des Emitters 74 und des Kollektorbereichs 18 aufweisen, wobei der Bipolartransistor 80 in diesem Fall einen Si/SiGe-Heteroübergang aufweist. Der Bipolartransistor 80 kann abhängig von der Dotierung der Einheit entweder eine npn-Einheit oder eine pnp-Einheit aufweisen.
Die Verbindung, die von der Halbleiterschicht 64, der extrinsischen Basis 82 und der intrinsischen Basis 84 zur Verfügung gestellt wird, stellt insgesamt eine neuartige epitaxiale Basisstruktur dar, bei der die Verbindung eine selbstausgerichtete und verringert parasitäre Verknüpfung der extrinsischen Basis 82 mit der intrinsischen Basis 84 bereitstellt, um eine Struktur für den Bipolartransistor zu erhalten, die durch ein hohes f_max charakterisiert ist. Die Leistungsverstärkung, die typischerweise durch die Maßzahl f_MAX charakterisiert wird, ist ein wichtiger Parameter für die Leistungsfähigkeit von Bipolar/BiCMOS. Der Bipolartransistor 80 wird unter Verwendung einer nicht-selektiven Abscheidung einer Schicht (z.B. SiGe), die zum Bilden der intrinsischen Basis 84 verwendet wird, gefolgt von einer Doppel-Poly-Struktur in einer Art Selbstausrichtung hergestellt, welche die Schicht, die zum Bilden der extrinsischen Basis 82 verwendet wird, und die Halbleiterschicht 64 aufweist, welche die dünne Verknüpfung bereitstellt.
In einer Ausführungsform wird ein nicht-selektiver epitaxialer Wachstumsprozess, wie beispielsweise UHV/CVD, zum Bilden der Halbleiterschicht 64 verwendet. Der UHV/CVD-Prozess ist durch einen niedrigeren thermischen Zyklus als bei den herkömmlichen epitaxialen Abscheidungstechniken bei verringertem Druck charakterisiert, die außerdem ein Vorbacken erfordern.
Während des Front-End-of-Line(FEOL)-Anteils des Herstellungsprozesses wird die Struktur der Einheit des Bipolartransistors 80 über wenigstens einen Anteil des Oberflächengebiets des Substrats 10 hinweg repliziert. In integrierten BiCMOS-Schaltkreisen werden Komplementär-Metall-Oxid-Halbleiter(CMOS)-Transistoren (nicht gezeigt) unter Verwendung anderer Bereiche des Substrats 10 gebildet. Als ein Ergebnis sind sowohl Bipolar- als auch CMOS-Transistoren auf dem gleichen Substrat 10 verfügbar.
Es folgt ein üblicher Back-End-of-Line(BEOL)-Prozessablauf, der eine Bildung von Kontakten und einer Verdrahtung für die lokale Zwischenverbindungsstruktur und eine Bildung von dielektrischen Schichten, Durchkontaktstiften und einer Verdrahtung für eine Zwischenverbindungsstruktur, die durch die Zwischenverbindungsverdrahtung mit dem Bipolartransistor 80 gekoppelt ist, ebenso wie weiterer ähnlicher Kontakte für zusätzliche Strukturen von Einheiten beinhaltet, wie den Bipolartransistor 80 und CMOS-Transistoren (nicht gezeigt), die in einem weiteren, auf dem Substrat 10 hergestellten Schaltungsaufbau enthalten sind. Weitere aktive und passive Schaltkreiselemente, wie beispielsweise Dioden, Widerstände, Kondensatoren, Varaktoren und Induktoren, können auf dem Substrat 10 hergestellt werden und stehen für eine Verwendung in dem integrierten BiCMOS-Schaltkreis zur Verfügung.
10 zeigt ein Blockschaubild eines exemplarischen Entwurfsablaufs 100, der zum Beispiel in einem Halbleiter-IC-Logikentwurf, einer Simulation, einer Prüfung, einem Layout und einer Fertigung verwendet wird. Der Entwurfsablauf 100 beinhaltet Prozesse, Geräte und/oder Mechanismen zum Bearbeiten von Entwurfsstrukturen oder Einheiten, um logisch oder ansonsten funktionell äquivalente Wiedergaben der Entwurfsstrukturen und/oder Einheiten zu erzeugen, die vorstehend beschrieben und in 9 gezeigt sind. Die Entwurfsstrukturen, die von dem Entwurfsablauf 100 bearbeitet und/oder erzeugt werden, können auf gerätelesbaren Übertragungs- oder Speichermedien codiert werden, um Daten und/oder Anweisungen zu beinhalten, die, wenn sie auf einem Datenverarbeitungssystem ausgeführt und/oder auf anderem Wege verarbeitet werden, eine logisch, strukturell, mechanisch oder auf anderem Wege funktionell äquivalente Wiedergabe von Hardware-Komponenten, Schaltkreisen, Einheiten oder Systemen erzeugen. Die Geräte beinhalten irgendein Gerät, das in einem IC-Entwurfsprozess verwendet wird, wie beispielsweise Entwerfen, Herstellen oder Simulieren eines Schaltkreises, einer Komponente, einer Einheit oder eines Systems, sind jedoch nicht darauf beschränkt. Die Geräte können zum Beispiel beinhalten: Lithographie-Geräte, Geräte und/oder Apparaturen zum Erzeugen von Masken (z.B. Elektronenstrahlschreiber), Computer oder Apparaturen zum Simulieren von Entwurfsstrukturen, irgendeine Vorrichtung, die in dem Herstellungs- oder Prüfprozess verwendet wird, oder irgendwelche Geräte zum Programmieren von funktionell äquivalenten Wiedergaben der Entwurfsstrukturen in irgendein Medium (z.B. ein Gerät zum Programmieren eines programmierbaren Gate-Arrays).
Der Entwurfsablauf 100 kann in Abhängigkeit von dem Typ der Wiedergabe variieren, die entworfen wird. Ein Entwurfsablauf 100 zum Aufbauen eines anwendungsspezifischen IC (ASIC) kann sich zum Beispiel von einem Entwurfsablauf 100 zum Entwerfen einer Standardkomponente oder von einem Entwurfsablauf 100 zum Instanziieren des Entwurfs in ein programmierbares Array unterscheiden, zum Beispiel ein programmierbares Gate-Array (PGA) oder ein feldprogrammierbares Gate-Array (FPGA), die von Altera® Inc. oder Xilinx® Inc. angeboten werden.
10 stellt mehrere derartige Entwurfsstrukturen dar, die eine Eingabe-Entwurfsstruktur 102 beinhalten, die vorzugsweise von einem Entwurfsprozess 104 bearbeitet wird. Die Entwurfsstruktur 102 kann eine logische Simulations-Entwurfsstruktur sein, die von dem Entwurfsprozess 104 erzeugt und bearbeitet wird, um eine logisch äquivalente funktionelle Wiedergabe einer Hardware-Einheit zu erzeugen. Die Entwurfsstruktur 102 kann auch oder alternativ Daten und/oder Programmieranweisungen aufweisen, die, wenn sie von dem Entwurfsprozess 104 bearbeitet werden, eine funktionelle Wiedergabe der physischen Struktur einer Hardware-Einheit erzeugen. Ob sie funktionelle und/oder strukturelle Entwurfselemente darstellt, die Entwurfsstruktur 102 kann unter Verwendung eines elektronischen, computerunterstützten Entwurfs (ECAD) erzeugt werden, wie beispielsweise durch einen Kernentwickler/Konstrukteur realisiert. Bei Codierung auf einem gerätelesbaren Datenübertragungs-, Gate-Array- oder Speichermedium kann von einem oder mehreren Hardware- und/oder Software-Modulen innerhalb des Entwurfsprozesses 104 auf die Entwurfsstruktur 102 zugegriffen und diese bearbeitet werden, um eine elektronische Komponente, einen Schaltkreis, ein elektronisches oder logisches Modul, eine Vorrichtung, eine Einheit oder ein System, wie beispielsweise jenes in 9 gezeigte, zu simulieren oder auf anderem Wege funktionell zu repräsentieren. Von daher kann die Entwurfsstruktur 102 Dateien oder andere Datenstrukturen aufweisen, die einen durch den Menschen und/oder durch ein Gerät lesbaren Quellencode, compilierte Strukturen und durch einen Computer ausführbare Code-Strukturen beinhalten, die, wenn sie von einem Entwurfs- oder Simulations-Datenverarbeitungssystem verarbeitet werden, Schaltkreise oder andere Ebenen eines logischen Hardware-Entwurfs funktionell simulieren oder auf anderem Wege darstellen. Derartige Datenstrukturen können Entwurfsdateneinheiten einer Hardware-Beschreibungssprache (HDL) oder andere Datenstrukturen beinhalten, die konform zu und/oder kompatibel mit HDL-Entwurfssprachen auf niedrigerer Ebene, wie beispielsweise Verilog und VHDL, und/oder Entwurfssprachen auf höherer Ebene sind, wie beispielsweise C oder C++.
Der Entwurfsprozess 104 verwendet und beinhaltet vorzugsweise Hardware- und/oder Software-Module, um ein funktionelles Entwurfs-/Simulations-Äquivalent der Komponenten, Schaltkreise, Einheiten oder logischen Strukturen, die in 9 gezeigt sind, zu synthetisieren, zu übersetzen oder auf anderem Wege zu verarbeiten, um eine Netzliste 106 zu erzeugen, die Entwurfsstrukturen enthalten kann, wie beispielsweise die Entwurfsstruktur 102. Die Netzliste 106 kann zum Beispiel compilierte oder auf anderem Wege verarbeitete Datenstrukturen aufweisen, die eine Liste von Drähten, diskreten Komponenten, logischen Gattern Steuerschaltkreisen, I/O-Einheiten, Modellen etc. darstellen, welche die Verbindungen zu weiteren Elementen und Schaltkreisen in einem integrierten Schaltkreisentwurf beschreibt. Die Netzliste 106 kann unter Verwendung eines iterativen Prozesses synthetisiert werden, in dem die Netzliste 106 in Abhängigkeit von Entwurfsspezifikationen und Parametern für die Einheit einmal oder mehrere Male resynthetisiert wird. Wie bei anderen Entwurfsstrukturtypen, die hierin beschrieben sind, kann die Netzliste 106 auf einem gerätelesbaren Datenspeichermedium aufgezeichnet oder in ein programmierbares Gate-Array programmiert werden. Das Medium kann ein nicht-flüchtiges Speichermedium sein, wie beispielsweise ein magnetisches oder optisches Plattenlaufwerk, ein programmierbares Gate-Array, ein Kompakt-Flash- oder ein anderer Flash-Speicher. Außerdem oder in der Alternative kann das Medium ein System- oder Cache-Speicher, ein Pufferspeicherraum oder elektrisch oder optisch leitfähige Einheiten und Materialien sein, auf denen Datenpakete über das Internet oder andere netzwerkgeeignete Mittel übertragen und zwischengespeichert werden können.
Der Entwurfsprozess 104 kann Hardware- und Software-Module beinhalten, um eine Vielfalt von Eingabedatenstrukturtypen zu verarbeiten, welche die Netzliste 106 beinhalten. Derartige Datenstrukturtypen können zum Beispiel in Bibliothekselementen 108 liegen und einen Satz von üblicherweise verwendeten Elementen, Schaltkreisen und Einheiten beinhalten, die Modelle, Layouts und symbolische Wiedergaben für eine gegebene Herstellungstechnologie beinhalten (z.B. verschiedene Technologieknoten, 32 nm, 45 nm, 90 nm etc.). Die Datenstrukturtypen können des Weiteren Entwurfsspezifikationen 110, Charakterisierungsdaten 112, Verifikationsdaten 114, Entwurfsregeln 116 und Prüfdatendateien 118 beinhalten, die Eingabeprüfmuster, Ausgabeprüfresultate und weitere Prüfinformationen beinhalten können. Der Entwurfsprozess 104 kann des Weiteren zum Beispiel übliche mechanische Entwurfsprozesse beinhalten, wie beispielsweise Stressanalyse, thermische Analyse, mechanische Ereignis-Simulation, Prozesssimulation für Operationen, wie beispielsweise Gießen, Formgießen und Warmformpressen etc. Ein Fachmann für mechanischen Entwurf kann das Ausmaß an möglichen mechanischen Entwurfsinstrumenten und Anwendungen erkennen, die in dem Entwurfsprozess 104 verwendet werden, ohne von dem Umfang und Inhalt der Erfindung abzuweichen. Der Entwurfsprozess 104 kann außerdem Module zum Durchführen von üblichen Schaltkreisentwurfsprozessen beinhalten, wie beispielsweise Analyse des Zeitablaufs, Verifikation, Überprüfen von Entwurfsregeln, Place- und Route-Operationen etc.
Der Entwurfsprozess 104 verwendet und beinhaltet logische und physikalische Entwurfsinstrumente, wie beispielsweise HDL-Compiler, und ein Simulationsmodell aufbauende Instrumente, um die Entwurfsstruktur 102 zusammen mit einigen oder allen der dargestellten unterstützenden Datenstrukturen zusammen mit irgendeinem zusätzlichen mechanischen Entwurf oder irgendwelchen Daten (wenn anwendbar) zu verarbeiten, um eine zweite Entwurfsstruktur 120 zu erzeugen. Die Entwurfsstruktur 120 liegt auf einem Speichermedium oder einem programmierbaren Gate-Array in einem Datenformat, das für den Austausch von Daten von mechanischen Einheiten und Strukturen verwendet wird (z.B. Informationen, die in einem IGES-, DXF-, Parasolid XT-, JT-, DRG-Format oder irgendeinem anderen geeigneten Format zum Speichern oder Ausführen derartiger mechanischer Entwurfsstrukturen gespeichert sind). Ähnlich wie die Entwurfsstruktur 102 weist die Entwurfsstruktur 120 vorzugsweise eine oder mehrere Dateien, Datenstrukturen oder andere mit einem Computer codierte Daten oder Anweisungen auf, die auf Übertragungs- oder Datenspeichermedien liegen und die, wenn sie von einem ECAD-System verarbeitet werden, eine logisch oder auf anderem Wege funktionell äquivalente Form von einer oder mehreren der Ausführungsformen der Erfindung erzeugen, die in 9 dargestellt sind. In einer Ausführungsform kann die Entwurfsstruktur 120 ein compiliertes, ausführbares HDL-Simulationsmodell aufweisen, das die in 9 gezeigten Einheiten funktionell simuliert.
Die Entwurfsstruktur 120 kann außerdem ein Datenformat, das für den Austausch von Layout-Daten von integrierten Schaltkreisen verwendet wird, und/oder ein symbolisches Datenformat einsetzen (z.B. Informationen, die in einem GDSII- (GDS2-), GL1-, OASIS-, Abbildungsdateien-Format oder irgendeinem anderen geeigneten Format zum Speichern derartiger Entwurfsdatenstrukturen gespeichert sind). Die Entwurfsstruktur 120 kann Informationen aufweisen, wie zum Beispiel symbolische Daten, Abbildungsdateien, Prüfdatendateien, Entwurfsinhaltsdateien, Herstellungsdaten, Layout-Parameter, Drähte, Metallebenen, Durchkontakte, Formen, Daten für ein Führen durch die Herstellungsanlage und irgendwelche weitere Daten, die für einen Hersteller oder einen anderen Konstrukteur/Entwickler erforderlich sind, um eine Einheit oder eine Struktur herzustellen, wie vorstehend beschrieben und in 9 gezeigt. Die Entwurfsstruktur 120 kann dann zu einer Stufe 122 vorrücken, wo die Entwurfsstruktur 120 zum Beispiel: mit dem Tape-out fortschreitet, an die Herstellung abgegeben wird, an ein Maskenhaus abgegeben wird, zu einem weiteren Entwurfshaus gesendet wird, zu dem Kunden zurückgesendet wird etc.
Das Verfahren, wie es vorstehend beschrieben ist, wird bei der Herstellung integrierter Schaltkreischips verwendet. Die resultierenden integrierten Schaltkreischips können von dem Hersteller in Rohwaferform (das heißt als ein einzelner Wafer, der mehrere ungepackte Chips aufweist), als ein blanker Chip oder in einer gepackten Form vertrieben werden. Im letzteren Fall ist der Chip in einer Einzelchippackung (wie beispielsweise einem Kunststoffträger mit Anschlüssen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einer Packung mit mehreren Chips angebracht (wie beispielsweise einem Keramikträger, der entweder Oberflächenzwischenverbindungen oder vergrabene Zwischenverbindungen oder beides aufweist). In jedem Fall ist der Chip dann mit weiteren Chips, diskreten Schaltkreiselementen und/oder weiteren signalverarbeitenden Einheiten als Teil von entweder (a) einem Zwischenprodukt, wie beispielsweise einer Hauptplatine, oder (b) einem Endprodukt integriert. Das Endprodukt kann irgendein Produkt sein, das integrierte Schaltkreischips beinhaltet, die von Spielwaren und weiteren einfachen Anwendungen bis zu hochentwickelten Computerprodukten reichen, die eine Anzeige, eine Tastatur oder eine andere Eingabeeinheit und einen Hauptprozessor aufweisen.
Es versteht sich, dass, wenn ein Element als „verbunden“ mit einem anderen Element oder „gekoppelt“ an ein anderes Element beschrieben wird, dieses direkt verbunden oder gekoppelt mit dem anderen Element sein kann oder stattdessen ein oder mehrere zwischenliegende Elemente vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Elemente vorhanden, wenn ein Element als „direkt verbunden“ oder „direkt gekoppelt“ mit einem anderen Element beschrieben wird. Wenn ein Element als „indirekt verbunden“ oder „indirekt gekoppelt“ mit einem anderen Element beschrieben ist, ist wenigstens ein zwischenliegendes Element vorhanden.
Die hierin verwendete Terminologie dient lediglich dem Zweck des Beschreibens spezieller Ausführungsformen und soll die Erfindung nicht beschränken. Wie hierin verwendet, sollen die Singularformen „ein, eine, eines“, „ein, eine, eines“ und „der, die, das“ ebenso die Pluralformen beinhalten, wenn der Kontext nicht klar etwas anderes anzeigt. Es versteht sich des Weiteren, dass die Ausdrücke „weist auf“ und/oder „aufweisend“, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein von angegebenen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten spezifizieren, das Vorhandensein oder die Hinzufügung von einem oder mehreren weiteren Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen, Komponenten und/oder Gruppen derselben jedoch nicht ausschließen.

Claims

Verfahren zum Herstellen eines Bipolartransistors (80), wobei das Verfahren aufweist: Bilden einer intrinsischen Basisschicht (22); Bilden einer dielektrischen Schicht (32) auf der intrinsischen Basisschicht; Bilden einer extrinsischen Basisschicht (36) auf der dielektrischen Schicht und durch die dielektrische Schicht von der intrinsischen Basisschicht getrennt; Bilden einer Emitter-Öffnung (52), die sich durch die extrinsische Basisschicht und die dielektrische Schicht hindurch bis zu der intrinsischen Basis erstreckt; Vertiefen der dielektrischen Schicht lateral relativ zu der Emitter-Öffnung, um einen Hohlraum (60a, 60b) zwischen der intrinsischen Basisschicht und der extrinsischen Basisschicht zu definieren, der sich in die Emitter-Öffnung hinein öffnet; Füllen des Hohlraums mit einer Halbleiterschicht (64), welche die extrinsische Basisschicht physisch mit der intrinsischen Basisschicht koppelt und die intrinsische Basisschicht innerhalb der Emitter-Öffnung bedeckt; und Bilden eines Emitters (74) in der Emitter-Öffnung, der durch die Halbleiterschicht physisch mit der intrinsischen Basisschicht gekoppelt ist.
Verfahren nach Anspruch 1, wobei die extrinsische Basisschicht (36) Seitenwände (61a, 61b) aufweist, welche die Emitter-Öffnung umgrenzen, und das Bilden der Emitter-Öffnung, die sich durch die extrinsische Basisschicht und die dielektrische Schicht hindurch erstreckt, aufweist: teilweises Ätzen durch die extrinsische Basisschicht hindurch; und Bilden von Abstandshaltern (54a, 54b) auf den Seitenwänden der extrinsischen Basisschicht, nachdem die extrinsische Basisschicht teilweise geätzt ist.
Verfahren nach Anspruch 2, wobei das Bilden der Emitter-Öffnung, die sich durch die extrinsische Basisschicht und die dielektrische Schicht hindurch erstreckt, des Weiteren aufweist: Ätzen durch die extrinsische Basisschicht hindurch unter Verwendung der Abstandshalter als Ätzmaske, um einen darunter liegenden Anteil der extrinsischen Basisschicht zu bewahren, nachdem die Abstandshalter auf den Seitenwänden der extrinsischen Basisschicht gebildet sind; und Ätzen durch die dielektrische Schicht hindurch bis zu der intrinsischen Basisschicht.
Verfahren nach Anspruch 3, wobei ein Ätzprozess, der dazu verwendet wird, durch die dielektrische Schicht hindurch bis zu der intrinsischen Basisschicht zu ätzen, die dielektrische Schicht lateral relativ zu der Emitter-Öffnung vertieft, um den Hohlraum zwischen der intrinsischen Basisschicht und der extrinsischen Basisschicht zu definieren.
Verfahren nach Anspruch 1, wobei die extrinsische Basisschicht Seitenwände (61a, 61b) aufweist, welche die Emitter-Öffnung umgrenzen, und das Bilden der Emitter-Öffnung, die sich durch die extrinsische Basisschicht und die dielektrische Schicht hindurch erstreckt, aufweist: Ätzen durch die extrinsische Basisschicht hindurch bis zu der dielektrischen Schicht; und Bilden von Abstandshaltern (54a, 54b) auf den Seitenwänden der extrinsischen Basisschicht, nachdem die extrinsische Basisschicht geätzt ist und bevor durch die dielektrische Schicht hindurch geätzt wird.
Verfahren nach Anspruch 5, das des Weiteren aufweist: Bilden einer Vielzahl von dielektrischen Schichten (40, 44, 48) in einem Schichtstapel auf der extrinsischen Basisschicht, wobei sich die Emitter-Öffnung durch den Schichtstapel hindurch bis zu der extrinsischen Basisschicht erstreckt und die Abstandshalter aus dem gleichen Material wie eine der dielektrischen Schichten in dem Schichtstapel bestehen.
Verfahren nach Anspruch 1, wobei das Bilden der Emitter-Öffnung, die sich durch die extrinsische Basisschicht und die dielektrische Schicht hindurch erstreckt, aufweist: Ätzen durch die extrinsische Basisschicht und die dielektrische Schicht hindurch bis zu der intrinsischen Basisschicht.
Verfahren nach Anspruch 1, wobei die Emitter-Öffnung zu einem Kollektorbereich (18) in einem Substrat (10) ausgerichtet ist, die intrinsische Basisschicht auf einer Oberseite des Substrats gebildet wird und einen erhöhten Bereich (24) aufweist, der zu dem Kollektorbereich ausgerichtet ist, und das des Weiteren aufweist: Bilden von Abstandshaltern (54a, 54b), welche die Emitter-Öffnung überziehen; und Bilden eines Emitters (74) in der Emitter-Öffnung bis zu einer Oberseite des erhöhten Bereichs der intrinsischen Basis, die durch die Abstandshalter von der extrinsischen Basis getrennt ist und in einer selbstausgerichteten Beziehung zu der extrinsischen Basisschicht ist.
Verfahren nach Anspruch 8, wobei das Füllen des Hohlraums mit der Halbleiterschicht, welche die extrinsische Basisschicht physisch mit der intrinsischen Basisschicht verbindet, aufweist: Bilden der Halbleiterschicht mit einem Abscheidungsprozess, der eine Nukleation und eine Abscheidung der Halbleiterschicht in dem Hohlraum ohne eine Abscheidung auf den Abstandshaltern bewirkt.
Verfahren nach Anspruch 1, wobei das Vertiefen der dielektrischen Schicht lateral relativ zu der Emitter-Öffnung, um den Hohlraum zwischen der intrinsischen Basisschicht und der extrinsischen Basisschicht zu definieren, aufweist: Einwirken eines durch die Emitter-Öffnung eingebrachten isotropen Ätzmittels auf die dielektrische Schicht.
Verfahren nach Anspruch 1, wobei die dielektrische Schicht aus Siliciumdioxid besteht und das Vertiefen der dielektrischen Schicht lateral relativ zu der Emitter-Öffnung, um den Hohlraum zwischen der intrinsischen Basisschicht und der extrinsischen Basisschicht zu definieren, aufweist: Einwirken eines durch die Emitter-Öffnung eingebrachten nassen Fluorwasserstoffsäure-Oxid-Tauchbads auf das Siliciumdioxid in der dielektrischen Schicht.
Verfahren nach Anspruch 1, wobei die dielektrische Schicht aus Siliciumdioxid besteht und mittels einer Abscheidung, einer thermischen Oxidation oder einer Kombination derselben auf der intrinsischen Basisschicht gebildet wird.
Struktur einer Einheit für einen Bipolartransistor (80), wobei die Struktur der Einheit aufweist: eine intrinsische Basis (84); eine extrinsische Basis (82); eine dielektrische Schicht (32) zwischen der intrinsischen Basis und der extrinsischen Basis; eine Emitter-Öffnung (52), die sich durch die extrinsische Basis und die dielektrische Schicht hindurch bis zu der intrinsischen Basis erstreckt; einen Emitter (74), der in der Emitter-Öffnung angeordnet ist; und eine Halbleiterschicht (64) zwischen dem Emitter und der intrinsischen Basis, wobei sich die Halbleiterschicht lateral relativ zu der Emitter-Öffnung erstreckt, um eine physische Verbindung zwischen der extrinsischen Basis und der intrinsischen Basis aufzubauen, wobei a) der Emitter durch die Halbleiterschicht physisch mit der intrinsischen Basisschicht gekoppelt ist und b) die Halbleiterschicht die intrinsische Basisschicht innerhalb der Emitter-Öffnung bedeckt.
Struktur einer Einheit nach Anspruch 13, wobei die extrinsische Basis einen ersten Bereich (37a, 37b) und einen zweiten Bereich (39) beinhaltet, der dicker als der erste Bereich ist, und der erste Bereich der extrinsischen Basis lateral zwischen dem Emitter und dem zweiten Bereich der extrinsischen Basis angeordnet ist.
Struktur einer Einheit nach Anspruch 14, wobei die Halbleiterschicht eine Oberseite (63) aufweist und wobei die Struktur des Weiteren aufweist: einen Abstandshalter (54a, 54b), der die Emitter-Öffnung überzieht und zwischen dem Emitter und dem zweiten Bereich der extrinsischen Basis angeordnet ist, wobei der Abstandshalter durch den ersten Bereich der extrinsischen Basis von der Oberseite der Halbleiterschicht getrennt ist.
Struktur einer Einheit nach Anspruch 13, wobei die Halbleiterschicht eine Oberseite (63) aufweist und wobei die Struktur des Weiteren aufweist: einen Abstandshalter (54a, 54b), der die Emitter-Öffnung überzieht und zwischen dem Emitter und der extrinsischen Basis angeordnet ist, wobei der Abstandshalter eine direkt kontaktierende Beziehung zu der Oberseite der Halbleiterschicht aufweist.
Struktur einer Einheit nach Anspruch 13, die des Weiteren aufweist: einen Abstandshalter (54a, 54b), der die Emitter-Öffnung überzieht und zwischen dem Emitter und der extrinsischen Basis angeordnet ist, wobei der Abstandshalter den Emitter zu der extrinsischen Basis selbstausrichtet.
Struktur einer Einheit nach Anspruch 13, wobei die dielektrische Schicht eine Seitenwand (59a, 59b) beinhaltet, die lateral relativ zu dem Emitter-Fenster derart vertieft ist, dass zwischen der extrinsischen Basis und der intrinsischen Basis ein Hohlraum (60a, 60b) definiert ist, und die Halbleiterschicht einen peripheren Bereich (66a, 66b) beinhaltet, der innerhalb des Hohlraums angeordnet ist.
Struktur einer Einheit nach Anspruch 18, wobei die Halbleiterschicht einen mittleren Bereich (66c) beinhaltet, der zu der Emitter-Öffnung ausgerichtet ist und von dem Emitter kontaktiert wird.
Struktur einer Einheit nach Anspruch 13, die des Weiteren aufweist: einen Bereich (16) der Einheit, der aus einem Halbleitermaterial besteht und eine Oberseite aufweist; und einen Kollektor (18) in dem Bereich der Einheit; wobei die intrinsische Basis auf der Oberseite des Bereichs der Einheit angeordnet ist und der Kollektor vertikal zu dem Emitter ausgerichtet ist.
Struktur einer Einheit nach Anspruch 13, wobei die Halbleiterschicht eine epitaxiale Beziehung zu dem Halbleitermaterial der intrinsischen Basis aufweist.
HDL-Entwurfsstruktur (120), die auf einem gerätelesbaren Datenspeichermedium codiert ist, wobei die HDL-Entwurfsstruktur Elemente aufweist, die, wenn sie in einem computerunterstützten Entwurfssystem verarbeitet werden, eine durch ein Gerät ausführbare Wiedergabe eines Bipolartransistors (80) erzeugen, wobei die HDL-Entwurfsstruktur aufweist: eine intrinsische Basis (84); eine extrinsische Basis (82); eine dielektrische Schicht (32) zwischen der intrinsischen Basis und der extrinsischen Basis; eine Emitter-Öffnung (52), die sich durch die extrinsische Basis und die dielektrische Schicht hindurch bis zu der intrinsischen Basis erstreckt; einen Emitter (74), der in der Emitter-Öffnung angeordnet ist; und eine Halbleiterschicht (64) zwischen dem Emitter und der intrinsischen Basis, wobei sich die Halbleiterschicht lateral relativ zu der Emitter-Öffnung erstreckt, um eine physische Verbindung zwischen der extrinsischen Basis und der intrinsischen Basis aufzubauen, wobei a) der Emitter durch die Halbleiterschicht physisch mit der intrinsischen Basisschicht gekoppelt ist und b) die Halbleiterschicht die intrinsische Basisschicht innerhalb der Emitter-Öffnung bedeckt.
HDL-Entwurfsstruktur nach Anspruch 22, wobei die HDL-Entwurfsstruktur eine Netzliste (106) aufweist.
HDL-Entwurfsstruktur nach Anspruch 22, wobei die HDL-Entwurfsstruktur als ein Datenformat, das für den Austausch von Layout-Daten von integrierten Schaltkreisen verwendet wird, auf einem Speichermedium liegt.
HDL-Entwurfsstruktur nach Anspruch 22, wobei die HDL-Entwurfsstruktur in einem programmierbaren Gate-Array liegt.