TW201426905A - 基極－集極接面電容減量的雙極接面電晶體 - Google Patents

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Abstract

用於製造一裝置結構（例如雙極接面電晶體）的方法、用於雙極接面電晶體的裝置結構以及用於雙極接面電晶體的設計結構。該裝置結構包括形成於基板中的集極區、與該集極區共同延伸的本質基極、與該本質基極耦接的射極、圍繞該集極區的第一隔離區以及至少部分形成於該集極區內的第二隔離區。該第一隔離區具有第一側壁，並且該第二隔離區具有在該第一側壁內周圍的第二側壁。該集極區之一部分係設置於該第一隔離區之該第一側壁與該第二隔離區之該第二側壁之間。

Description

基極-集極接面電容減量的雙極接面電晶體
本發明大體而言係關於半導體裝置的製造，而且本發明更特定言之係關於雙極接面電晶體、雙極接面電晶體之製造方法以及用於雙極接面電晶體之設計結構。
雙極接面電晶體通常可在高要求類型的積體電路(特別是在指定用於高頻應用的積體電路)中看到。雙極接面電晶體的一種特定應用是射頻積體電路(RFIC)，射頻積體電路可在無線通訊系統、蜂巢式電話中的功率放大器以及其他各種高速積體電路中見到。雙極接面電晶體也可以在雙極互補式金屬-氧化物-半導體(BiCMOS)積體電路中與互補式金屬-氧化物-半導體(CMOS)場效電晶體結合，其利用兩種電晶體類型的正面特性建構積體電路。
現有的雙極接面電晶體構成三終端的電子裝置，其中包括三個半導體區，即射極、基極以及集極。NPN雙極接面電晶體包括構成射極和集極的兩個n型半導體材料區，以及夾置於該兩個n型半導體材料區之間的p型半導體材料區，以構成基極。PNP雙極接面電晶體具有構成射極和集極的兩個p型半導體材料區，以及夾置於該兩個p型半導體材料區之間的n型半導體材料區，以構成基極。一般來說，射極、基極和集極的不同導電類型形成一對p-n接面，即集極-基極接面與射極-基極接面。施加橫跨雙極接面電晶體之射極-基極接面的電壓可控制電荷載子的移動，而產生在雙極接面電晶體之集極和射極區之間的電荷流動。
故需要可用於雙極接面電晶體及增強裝置性能的改良裝置結構、製造方法以及設計結構。
在本發明之一實施例中，提供一種用於製造雙極接面電晶體的方法。該方法包括形成圍繞集極區的第一隔離區及形成至少部分地位於該集極區中的第二隔離區。該第一和第二隔離區藉由該集極區之一部分彼此分隔。該方法更包括形成與該集極區共同延伸的本質基極層，以及形成與該本質基極層耦接的射極。
在本發明之一實施例中，提供一種用於雙極接面電晶體的裝置結構。該裝置結構包括集極區、與該集極區共同延伸的本質基極以及與該本質基極耦接的射極。第一隔離區圍繞該集極區，並且第二隔離區係至少部分地位於該集極區內。該第二隔離區藉由該集極區之一部分與該第一隔離區分隔。
在本發明之一實施例中，一種硬體描述語言(hardware description language，HDL)設計結構係被編碼在機器可讀數據儲存媒體上。該HDL設計結構包含當在電腦輔助設計系統中被處理時產生用於雙極接面電晶體的裝置結構之機器可執行表示的元件。該HDL設計結構包括集極區、與該集極區共同延伸的本質基極以及與該本質基極耦接的射極。第一隔離區圍繞該集極區，並且第二隔離區係至少部分地位於該集極區內。該第二隔離區藉由該集極區之一部分與該第一隔離區分隔。該HDL設計結構可以包含網表。該HDL設計結構也可以存在於儲存媒體上作為用於交換積體電路之佈局數據的數據格式。該HDL設計結構可以存在於可程式化閘陣列中。
參照圖1及依據本發明的一個實施例，基板10包括溝槽隔離區12，溝槽隔離區12界定裝置區14的周圍並電隔離裝置區14，用於製造雙極接面電晶體80(圖12)。基板10可以是任何適合的、包含半導體材料的塊體基板，本技術領域中具有通常知識者將認可該半導體材料為適合用於形成積體電路者。舉例來說，基板10可以由含單晶矽材料的晶圓所組成，例如具有(100)晶格取向的單晶矽。包含基板10的半導體材料可以雜質輕摻雜，以改變其電性質，並且還可以包括選擇性的磊晶層。裝置區14的頂表面與基板10的頂表面10a共同延伸。
溝槽隔離區12可以是由淺溝槽隔離(shallow trench isolation,STI)技術所形成的隔離結構，其依賴微影和乾蝕刻製程在基板10中界定底部封閉的溝槽、沉積電絕緣體以填充溝槽以及使用化學機械研磨(chemical mechanical polishing,CMP)製程相對於基板10的頂表面10a平坦化電絕緣體。介電質可以由矽的氧化物組成，例如藉由化學氣相沉積(chemical vapor deposition,CVD)沉積的緻密化四乙氧基矽烷(tetraethylorthosilicate,TEOS)。溝槽隔離區12具有名義上與基板10的頂表面10a共平面的頂表面12a、底表面12b以及連接頂表面12a和底表面12b的側壁13。底表面12b位深度d1，深度d1係相對於基板10的頂表面10a所測量的。
裝置區14包括集極區18和次集極區20，次集極區20形成為具有相同導電類型的雜質摻雜區。集極區18的頂表面與基板10的頂表面10a和裝置區14共同延伸。具體來說，側壁13環繞或圍繞集極區18和裝置區14。更具體來說，側壁13係與集極區18和裝置區14共同延伸的溝槽隔離區12之內表面。
集極區18和次集極區20可以藉由導入電活性摻雜劑形成，該電活性摻雜劑例如來自週期表第V族、可有效賦予n型導電性的雜質物種(例如磷(P)、砷(As)或銻(Sb))，其中電子是主要的載子並主導主體半導體材料的導電性。在一個實施例中，集極區18和次集極區20可以藉由個別離子植入n型雜質物種並於其後退火活化雜質物種及減輕植入損傷而形成。次集極區20可以藉由高電流離子植入之後藉由漫長的高溫熱退火而形成，其在形成選擇性磊晶層之前摻雜基板10的厚度。集極區18可以包含選擇性植入集極(selectively implanted collector,SIC)，該選擇性植入集極係藉由在製程流程的適當階段於裝置區14的中央部分進行離子植入所形成。在植入後續的製程流程階段過程中，集極區18的摻雜劑可以側向和垂直地擴散，使得裝置區14的整個中央部分大致上變成摻雜雜質的，結果使集極區18與次集極區20成為結構上且電性上連續的。
將由適用於形成雙極接面電晶體80之本質基極的材料組成的本質基極層22在基板10的頂表面10a和裝置區14上激起連續的添加層。在代表性實施例中，本質基極層22直接接觸裝置區14的頂表面10a，而且也直接接觸溝槽隔離區12的頂表面。本質基極層22包括裝置區14上方的凸起區24、圍繞凸起區24的非凸起區26以及介於凸起區24和非凸起區26之間的面區28。凸起區24係側向位於頂表面10a上且與集極區18垂直排列。凸起區24的頂表面相對於包含裝置區14之頂表面10a的平面係升高的。溝槽隔離區12界定本質基極層22之凸起區24的周圍。本質基極層22的非凸起區26覆蓋溝槽隔離區12。
本質基極層22可以由半導體材料組成，例如包括矽(Si)和鍺(Ge)的合金之矽-鍺(SiGe)，且矽含量範圍從95原子%到50原子%，鍺含量範圍從5原子%到50原子%。本質基極層22的鍺含量可以是均勻的，或是本質基極層22的鍺含量可以跨過本質基極層22的厚度成分級或梯級的。或者，本質基極層22可以由不同的半導體材料組成，該半導體材料例如矽(Si)。本質基極層22可以摻雜有一或多種雜質物種，例如硼及/或碳。
在形成溝槽隔離區12之後可以使用低溫磊晶(low temperature epitaxial,LTE)生長製程形成本質基極層22，例如可以在400℃至850℃的生長溫度範圍中進行的氣相磊晶(vapor phase epitaxy,VPE)。磊晶生長製程可以是非選擇性的，因單晶半導體材料(例如單晶矽或SiGe)係磊晶沉積於任何曝露的結晶表面上，例如裝置區14的曝露頂表面10a，而非單晶半導體材料(例如多晶矽或多晶SiGe)係非磊晶沉積於溝槽隔離區12的非結晶材料上。生長製程的非選擇性會導致本質基極層22表現出形貌。
本質基極層22的凸起區24是由單晶半導體材料所組成，而本質基極層22的非凸起區26是由多晶半導體材料所組成。在溝槽隔離區12上方缺乏磊晶晶種的情況下，非凸起區26在裝置區14之外以低生長速率形成。本質基極層22的面區28可以由多晶和單晶材料的混合物組成或主要由面區28中的單晶材料組成。本質基極層22的厚度可以在從約10 nm至約600 nm的範圍中，而且在不同的區域24、26、28之間凸起區24具有最大的層厚度。本文中的層厚度係在垂直於基板10之頂表面10a的方向上評估。
基極介電層30係形成於本質基極層22的頂表面22a上，而且在代表性實施例中，基極介電層30直接接觸頂表面22a。重現下方的本質基極層22之形貌的基極介電層30可以由電絕緣體組成，該電絕緣體具有介電材料的介電常數(例如電容率)特性。在一個實施例中，基極介電層30可以由高溫氧化物(high temperature oxide,HTO)組成，該高溫氧化物係在500℃或更高的溫度下使用快速熱製程(rapid thermal process,RTP)所沉積。或者，基極介電層30可以由不同沉積製程所形成的氧化物、矽之熱氧化(例如高壓蒸汽氧化(oxidation at high pressure with steam,HIPOX))或這些製程的組合所組成。
參照圖2，其中相同的參照符號指稱與圖1相似的特徵，並且在處理方法之後續製造階段中，將犧牲層32沉積於基極介電層30的頂表面30a上。在代表性實施例中，犧牲層32可以由多晶矽所組成，該多晶矽係藉由CVD使用矽烷或二矽烷作為矽源所沉積的。
形成的溝槽34、36從犧牲層32的頂表面32a延伸並完全穿透犧牲層32、基極介電層30、本質基極層22，而且進入部分的裝置區14，裝置區14包括集極區18。溝槽34包括外側壁29和藉由底表面34a連接到外側壁29的內側壁31。溝槽36包括內側壁33和藉由底表面36a連接到內側壁33的外側壁35。溝槽34、36具有相對於頂表面10a比溝槽隔離區12更淺的深度。具體而言，表面34a、36a係位於深度d2，深度d2係相對於基板10的頂表面10a所測量的，並且比溝槽隔離區12之底表面12b的深度d1更淺。溝槽34、36與溝槽隔離區12相比是窄的。
集極區18的個別部分37、39係設置於溝槽34、36與溝槽隔離區12之間。溝槽34、36的外側壁29、35分別是最鄰近溝槽隔離區12之側壁13的側壁，並且從側壁13側向間隔開，以形成部分37、39。集極區18的部分37與側壁13共同延伸，並且與外側壁29共同延伸。集極區18的部分39與側壁13共同延伸，並且與外側壁35共同延伸。集極區18的部分37、39之特徵在於寬度尺寸w。集極區18的另一個部分27係設置於溝槽34、36之間，更特定言之係設置於溝槽34、36的內側壁31、33之間。
在一個實施例中，溝槽34和36可以包含彼此平行排列的線性開放空間，使得部分37、39包含半導體材料條。在本實施例中，溝槽34、36和部分37、39不具有封閉的幾何形狀。在另一個實施例中，溝槽34、36可以加入或可以被加入額外的溝槽，使得溝槽34、36環繞或包圍集極區18的內部部分27，從而形成封閉的幾何形狀。集極區18的中間部分37、39可同樣地加入或被加入額外的集極區18部分，使得部分37、39環繞或包圍溝槽34、36。
可以使用光微影和蝕刻製程形成溝槽34、36。為此目的，可將遮罩層38施加於犧牲層32的頂表面32a上。遮罩層38可以包含光阻，光阻是藉由旋塗製程施加為一層、預烘烤、曝露於通過光罩投影的輻射、曝光後烘烤以及使用化學顯影劑顯影，以形成蝕刻遮罩，該蝕刻遮罩包括與溝槽34、36之目標位置重疊的開口之圖案。將開口的圖案從遮罩層38轉移到犧牲層32、基極介電層30、本質基極層22以及集極區18，以界定溝槽34、36。蝕刻製程可以包含濕蝕刻製程或乾蝕刻製程，例如產生垂直側壁29、31、33、35的反應性離子蝕刻(reactive-ion etching,RIE)。可以在單一蝕刻步驟或多個步驟進行的蝕刻製程仰賴於一或多種蝕刻化學品去除遮罩層38、犧牲層32、基極介電層30、本質基極層22和集極區18之材料，並且可以包含定時的蝕刻。去除遮罩層38以回應溝槽34、36的形成。假使遮罩層38是由光阻所組成，則可以藉由灰化或溶劑汽提去除遮罩層38，然後進行現有的清洗製程。
參照圖3，其中相同的參照符號指稱與圖2相似的特徵，並且在處理方法之後續製造階段中，施加介電層40以填充溝槽34、36，而形成各別的電絕緣體之隔離區42、43。介電層40也沉積在犧牲層32的頂表面32a上。
介電層40可以包含任何由本技術領域中具有通常知識者所認可的適當有機或無機介電材料。介電層40可以由電絕緣體所組成，該電絕緣體之特徵為在室溫下可以具有大於1010(Ω-m)的電阻率。用於介電層40的候選無機介電材料可以包括但不限於二氧化矽(SiO2)、摻雜氟的矽玻璃(fluorine-doped silicon glass,FSG)以及這些介電材料的組合。另外，介電層40可以包含低介電常數(低k)介電材料，該低k介電材料之特徵為其相對電容率或介電常數小於SiO2的介電常數(約3.9)。用於介電層40的候選低k介電材料包括但不限於多孔和無孔的紡出有機低k介電質(例如旋紡芳族熱固性聚合物樹脂，像是聚芳撐)、多孔和無孔的無機低k介電質(例如有機矽酸鹽玻璃)、富含氫的碳氧化矽(hydrogen-enriched silicon oxycarbide,SiCOH)及摻雜碳的氧化物以及這些和其他有機和無機介電質的組合。可以藉由任意數量的技術沉積介電層40，該技術包括但不限於濺射、旋塗施加或化學氣相沉積(Chemical Vapor Deposition,CVD)。溝槽34、36內的介電層40還可以包括表示空出的空間且沒有固體物質的次表面空隙。這種空隙可以具有約為一(約1.0)的有效介電常數，並且可以在大氣壓力下或接近大氣壓力下被空氣填充、在大氣壓力下或接近大氣壓力下被另一種氣體填充或在完成的微電子結構中含有低於大氣壓力(例如部分真空)的空氣或氣體。在介電層40中介電材料的複合介電常數可以藉由引入空隙而降低。
在具體的實施例中，介電層40可以由矽的氧化物(例如SiO2)所組成，該矽的氧化物可以藉由使用矽源的低壓化學氣相沉積(low pressure chemical vapor phase deposition,LPCVD)沉積，該矽源為矽烷或矽烷與氮氣的混合物中任一者。LPCVD是在低於大氣壓的壓力下進行，這傾向於減少不想要的氣相反應並改善整個基板10的膜厚均勻性。舉例來說，在LPCVD過程中的基板溫度範圍可以從600℃至650℃，並且可以將LPCVD過程中的製程腔室壓力限制在25帕(Pa)和150 Pa之間的範圍中。
參照圖4，其中相同的參照符號指稱與圖3相似的特徵，並且在處理方法之後續製造階段中，將介電層40從犧牲層32的頂表面32a去除，但不是從溝槽34、36內去除。可以藉由濕蝕刻製程或乾蝕刻製程將介電層40從犧牲層32的頂表面32a去除，其終點可以基於犧牲層32的曝露或定時決定。假使介電層40是由矽的氧化物所組成，則可以採用反應性離子蝕刻從犧牲層32的頂表面32a去除介電層40。或者，也可以使用氧化物蝕刻(例如緩衝的氫氟酸或稀釋的氫氟酸)去除介電層40。在重疊的介電層40厚度被去除之後，便曝露出犧牲層32的頂表面32a。
在溝槽34、36內的介電層40之隔離區42、43可能會相對於犧牲層32的頂表面32a凹陷，但不會被蝕刻製程去除。隔離區42、43延伸穿過本質基極層22進入集極區18深度d2(相對於頂表面10a)，深度d2小於溝槽隔離區12的底表面12b之深度d1(相對於相同的參考平面)。隔離區42具有頂表面42a、底表面42b以及外側壁51a和內側壁51b，底表面42b與溝槽34內的集極區18之表面34a共同延伸，外側壁51a和內側壁51b從頂表面42a延伸至底表面42b。隔離區43具有頂表面43a、底表面43b以及外側壁53a和內側壁53b，底表面43b與溝槽36內的集極區18之表面36a共同延伸，外側壁53a和內側壁53b從頂表面43a延伸至底表面43b。
隔離區42、43的各別頂表面42a、43a可以垂直地定位於溝槽34、36內，使得隔離區42、43名義上與基極介電層30的頂表面30a共平面。或者，隔離區42、43的各別頂表面42a、43a之高度可以與代表性實施例中的不同，使得頂表面42a、43a可在頂表面30a的上方或下方。雖然在代表性實施例中描繪為平面的，但隔離區42、43的頂表面42a、43a也可包括凹坑。
隔離區42、43重現溝槽34、36的幾何形狀。在一個實施例中，隔離區42、43可以包含相互平行排列的電絕緣條，並分別藉由集極區18的部分37、39與側壁13分離。在本實施例中，隔離區42、43不界定封閉的幾何形狀。在另一個實施例中，隔離區42、43可以加入或可以被加入額外的溝槽，使得隔離區42、43環繞或包圍集極區18的內部部分，而形成封閉的幾何形狀。隔離區42、43不延伸到達溝槽隔離區12的深度。
隔離區42、43的外側壁51a、53a與集極區18的部分37、39共同延伸。對於隔離區42設置於集極區18內的部分，集極區18的部分37將側壁51a與最鄰近的溝槽隔離區12之內側壁13分隔。集極區18的部分37係側向設置於側壁13、51a之間。對於隔離區43在集極區18內的部分，集極區18的部分39將側壁53a與最鄰近的溝槽隔離區12之內側壁13分隔。集極區18的部分39係側向設置於側壁13、53a之間。
參照圖5，其中相同的參照符號指稱與圖4相似的特徵，並且在處理方法之後續製造階段中，將犧牲層32部分地或完全地去除，以減少犧牲層32的頂表面32a或假使犧牲層32完全去除則為基極介電層30之頂表面30a與介電層40之隔離區42、43之間的高度差。在代表性實施例中，將犧牲層32完全去除，使得在圍繞溝槽34、36的場區中曝露出基極介電層30的頂表面30a。犧牲層32可以藉由濕蝕刻製程或乾蝕刻製程去除。特定來說，假使犧牲層32是由多晶矽所組成，則犧牲層32可以部分或完全藉由蝕刻製程去除，該蝕刻製程例如乾蝕刻製程或濕蝕刻製程(例如硝酸的含水混合物(HNO3和氫氟酸(HF))。假使選擇包含犧牲層32和基極介電層30的材料使得犧牲層32可以相對於基極介電層30被選擇性地蝕刻，則基極介電層30可以操作作為去除犧牲層32的蝕刻終點。
參照圖6，其中相同的參照符號指稱與圖5相似的特徵，並且在處理方法之後續製造階段中，將非本質基極層44形成於基極介電層30的頂表面30a上。在一個實施例中，非本質基極層44可以由CVD製程沉積的多晶半導體材料(例如多晶矽或多晶矽鍺)所組成。假使非本質基極層44是由矽鍺所組成的，則鍺的濃度可以具有分級的或驟變的分佈，並且可以包括附加的層，例如矽覆蓋層。非本質基極層44可以原位摻雜某一濃度的摻雜劑，例如來自週期表第III族(例如硼)的雜質物種，以有效賦予p型導電性。由於沉積製程及基極介電層30(其上形成非本質基極層44)之非結晶本質的結果，整個非本質基極層44係由多晶半導體材料所組成。
下方的本質基極層22之不均勻形貌重現於非本質基極層44中，使得非本質基極層44具有凸起區46，凸起區46與本質基極層22的凸起區24重疊並對準。假使在沉積非本質基極層44之前僅部分地去除犧牲層32，並且犧牲層32是由例如多晶矽所組成，則將犧牲層32的剩餘厚度納入非本質基極層44中。非本質基極層44也覆蓋隔離區42、43的頂表面42a、43a。
然後在非本質基極層44上形成介電層48、50、52之堆疊，介電層48、50、52之堆疊也重現下方的本質基極層22之形貌。形成在非本質基極層44之頂表面44a上的介電層48可以直接接觸頂表面44a。形成在介電層48之頂表面48a上的介電層50可以直接接觸頂表面48a。形成在介電層50之頂表面50a上的介電層52可以直接接觸頂表面50a。介電層48和介電層52可以由CVD沉積的相同電絕緣體(例如SiO2)所組成。介電層50可以由蝕刻選擇性與介電層48、52不同的電絕緣體所組成。介電層50可以由使用CVD沉積的氮化矽(Si3N4)所組成。
參照圖7，其中相同的參照符號指稱與圖6相似的特徵，並且在處理方法之後續製造階段中，使用光微影和蝕刻製程圖案化介電層48、50、52，以界定射極開口54，射極開口54與本質基極層22的凸起區24對準。為達此目的，將圖案化的蝕刻遮罩(未圖示)施加於介電層52。在一個實施例中，該蝕刻遮罩可以是由犧牲性有機材料組成的光阻層，該犧牲性有機材料係藉由旋塗施加於介電層52的頂表面52a。圖案化光阻層的光微影製程將光阻曝露於通過光罩成像的輻射，並顯影曝光的光阻中產生的潛在特徵圖案，以在預定的位置界定用於射極開口54的窗口。蝕刻製程(其可以是反應性離子蝕刻)藉由依序去除每個介電層48、50、52中未被蝕刻遮罩保護的區域，而在介電層48、50、52中形成射極開口54。蝕刻製程(其可以在單一蝕刻步驟或多個步驟中進行)仰賴一或多種蝕刻化學品去除各個介電層48、50、52，並且可以包含一或多個分離定時或終點偵測的蝕刻。
射極開口54係藉由蝕刻製程(例如RIE)延伸進入非本質基極層44的凸起區46。控制蝕刻製程，使得射極開口54僅部分地延伸穿過非本質基極層44的厚度。具體而言，藉由蝕刻製程在介電層48、50、52的射極開口54內曝露的頂表面44a之整個表面區域上將非本質基極層44的凸起區46之厚度部分地去除。蝕刻之後，在凸起區46的非本質基極層44之頂表面44a相對於含有遮蔽區中的非本質基極層44之頂表面44a的平面是凹陷的(即在不同的平面上)。非本質基極層44的凸起區46在射極開口54內部的表面區域上具有一厚度t2，厚度t2係垂直於頂表面44a所測量的。厚度t2小於非本質基極層44(及凸起區46)在射極開口54外部的厚度t1，而提供厚度差。可以控制蝕刻製程，使得射極開口54延伸穿過大約非本質基極層44的一半層厚度，結果，厚度t2約為厚度t1的二分之一。在蝕刻製程結束之後，將蝕刻遮罩去除。假使蝕刻遮罩是由光阻組成的，則可以藉由氧電漿灰化或化學汽提去除蝕刻遮罩。
將間隔物56、57形成於層44、48、50、52的垂直側壁上，該垂直側壁而形成射極開口54的邊界。垂直延伸至射極開口54基部的間隔物56、57可以直接接觸非本質基極層44的凹陷頂表面44a。間隔物56、57可以藉由沉積共形層而形成，該共形層係由電絕緣體所組成，並且以非等向性蝕刻製程(例如RIE製程)成形該共形層，該非等向性蝕刻製程優先從水平表面去除電絕緣體。在非等向性蝕刻製程結束時，間隔物56、57構成存在於垂直表面上的剩餘電絕緣體，該垂直表面可由層44、48、50、52的共平面側壁表示。間隔物56、57可以由電絕緣體的介電材料所組成，例如藉由CVD沉積的Si3N4，在此案例中，間隔物56、57係由與介電層50相同的介電質材料所組成。
參照圖8，其中相同的參照符號指稱與圖7相似的特徵，並且在處理方法之後續製造階段中，使用非等向性蝕刻製程(例如RIE製程)將由於間隔物56、57的存在而變窄的射極開口54延伸至完全穿透非本質基極層44之凸起區的深度。蝕刻製程相對於包含間隔物56、57和基極介電層30的材料選擇性地(例如以更高的蝕刻速率)去除非本質基極層44的材料。蝕刻製程在基極介電層30上停止。非本質基極層44鄰接射極開口54並在間隔物56、57下方的區段47、49保留厚度t2。區段47的側壁垂直對準鄰接的間隔物56之側壁部分而形成射極開口54的邊界。區段49的側壁垂直對準鄰接的間隔物57之側壁部分而形成射極開口54的邊界。非本質基極層44在區段41保留了原始的厚度t1並藉由區段47、49與射極開口54分隔。
射極開口54藉由等向性蝕刻製程(例如濕式化學蝕刻製程)延伸到穿過基極介電層30的深度。蝕刻製程在本質基極層22上停止。去除這個區域的基極介電層30曝露出一部分凸起區24上方的本質基極層22之頂表面22a。等向性蝕刻製程對於含有間隔物56、57、非本質基極層44及本質基極層22的材料選擇性地去除基極介電層30的材料。假使基極介電層30是由SiO2組成的，則濕式化學蝕刻製程可以使用稀釋氫氟酸(dilute hydrofluoric,DHF)或緩衝氫氟酸(buffered hydrofluoric,BHF)作為蝕刻劑。假使介電層52是由SiO2組成的並且視該蝕刻條件而定，則等向性蝕刻製程可能會減少介電層52的厚度，如代表性實施例中所圖示的，或者可能會從介電層50完全去除介電層52。
當蝕刻基極介電層30時，孔穴60、61形成於非本質基極層44的區段47、49和本質基極層22之間。具體而言，等向性蝕刻製程導致基極介電層30在非本質基極層44的區段47、49下方側向退縮，更具體來說，分別導致基極介電層30的側壁相對於個別區段47、49的側壁側向退縮。在代表性實施例中，基極介電層30的側壁分別相對於區段47、49的側壁凹進距離d。在代表性實施例中，藉由基極介電層30之側向凹進所形成的孔穴60、61僅延伸而部分橫跨本質基極層22的凸起區24。可以在蝕刻過程中控制蝕刻偏差，以調整基極介電層30的側向凹進，並因此控制基極介電層30的側壁位置。非本質基極層44的區段47、49被孔穴60、61下切，並且孔穴60、61界定本質基極層22和非本質基極層44之間的開放空間。
因為在間隔物56、57形成之前非本質基極層44的頂表面44a是凹進的，所以非本質基極層44的區段47、49比在射極開口54附近以外的非本質基極層44之其餘部分更薄。舉例來說，區段47、49可以是其餘非本質基極層44的厚度(其名義上等於原始沉積的厚度)的一半。非本質基極層44的區段47、49可以延伸於射極開口54的周邊，並且可以連接在一起而形成連續的結構。
參照圖9，其中相同的參照符號指稱與圖8相似的特徵，並且在處理方法之後續製造階段中，形成半導體層64作為本質基極層22之頂表面22a上的附加層，並且在代表性實施例中，半導體層64係直接形成於頂表面22a上。半導體層64係由以磊晶法沉積的半導體材料所組成的。包含半導體層64的半導體材料可在沉積過程中或之後被摻雜，或者可以替代地為未摻雜的。半導體層64可以具有與本質基極層22或非本質基極層44不同的組成。
在沉積製程的過程中，半導體層64的半導體材料在本質基極層22的半導體材料上成核，並取得本質基極層22的結晶態。舉例來說，本質基極層22的凸起區24(其由單晶半導體材料所組成)可作為生長半導體層64的結晶模板。可修改沉積條件，使得間隔物56、57和介電層52(或介電層50，假使先前已經去除了介電層52)上沒有沉積發生。在半導體層64之頂表面64a的法線方向上測量的半導體層64厚度可以在約4至30 nm的範圍中。
半導體層64包括中央區段66，中央區段66的兩側為周邊區段65、67。沿著半導體層64的外週或邊緣設置的周邊區段65、67分別佔據孔穴60、61，並界定電性上和實體上耦接本質基極層22和非本質基極層44的連接。周邊區段65、67從個別的基極介電層30之側壁朝向射極開口54的中心線側向延伸。半導體層64的周邊區段65、67與非本質基極層44彼此直接實體和電性接觸，周邊區段65、67與本質基極層22的頂表面22a亦如此。具體而言，周邊區段65、67在非本質基極層44和本質基極層22之間提供直接的電流流動連接。周邊區段65、67和基極介電層30可以具有大約相等的層厚度，並且較佳地具有等同的層厚度，因為孔穴60、61是藉由基極介電層30的側向退縮所形成的，並於之後分別被周邊區段65、67所填充。半導體層64的中央區段66(其位於孔穴60、61的外部)係設置在射極開口54的未填充空間和本質基極層22之間。
構成半導體層64的半導體材料也生長在非本質基極層44之區段47、49的材料上，並側向地朝內生長進入射極開口54成為多晶材料附加區62、63。控制沉積製程，使得附加區62、63突出進入射極開口54一段短的距離，所以射極開口54不會明顯地收縮。
參照圖10，其中相同的參照符號指稱與圖9相似的特徵，並且在處理方法之後續製造階段中，沉積由介電材料組成的共形層68，並且在間隔物56、57上以共形層68作為中間結構而形成間隔物70、71。共形層68可以由電絕緣的介電材料形成，例如SiO2薄層，其可包含在500℃或更高的溫度下藉由快速熱製程(rapid thermal process,RTF)沉積的高溫氧化物(high temperature oxide,HTO)。或者，共形層68可以藉由不同的沉積製程沉積。間隔物70、71是由電絕緣的介電材料所組成的，並且與包含共形層68的介電材料具有蝕刻選擇性。舉例來說，間隔物70、71可以由電絕緣體(例如Si3N4)所組成，並且藉由沉積及類似於間隔物56、57的方式之非等向性蝕刻所形成。一部分的共形層68覆蓋射極開口54內的半導體層64之頂表面64a。
參照圖11，其中相同的參照符號指稱與圖10相似的特徵，並且在處理方法之後續製造階段中，藉由蝕刻製程曝露出半導體層64的頂表面64a，該蝕刻製程去除射極開口54內、側向介於間隔物70、71之間的共形層68之材料。該蝕刻製程在構成半導體層64的材料上停止。假使共形層68是由SiO2組成的，則該蝕刻製程可以是去除共形層68材料的化學氧化物去除(chemical oxide removal,COR)，並且在間隔物70、71下方具有最小的下切。COR製程可以使用比例在1：10到10：1的氟化氫(HF)和氨(NH3)之混合物流，並且可以在接近室溫的減壓下(例如約1毫托(mTorr)至約100毫托)進行。藉由蝕刻製程亦可去除存在於介電層52和殘餘介電層52上的部分共形層68，以顯露介電層50的頂表面50a。可選擇的HF化學清洗程序可以接續在蝕刻製程之後。間隔物72、73係在進行蝕刻製程的過程中藉由間隔物70、71的屏蔽而由部分的共形層68所形成，並且分別設置於間隔物56、57和間隔物70、71之間。
在射極開口54中形成雙極接面電晶體80的射極74。非導電性間隔物56、57和70-73環繞或包圍射極74，以將射極74與非本質基極層44電隔離。由於中間的半導體層64，射極74間接接觸本質基極區22的凸起區24。可以將介電覆蓋層76選擇性地形成在射極74的頭部上，並且介電覆蓋層76可以由例如Si3N4的電絕緣體組成。
雙極接面電晶體80的射極74可以由沉積然後使用微影和蝕刻製程進行圖案化的重摻雜半導體材料層所形成。舉例來說，射極74可以由多晶矽所形成，該多晶矽係藉由CVD或LPCVD所沉積，並以某一濃度的摻雜劑重摻雜，該摻雜劑例如來自週期表第V族(例如磷(P)、砷(As))的雜質物種，以賦予n型導電性。重摻雜的水平降低多晶矽的電阻率，並可藉由將摻雜劑氣體加入CVD反應氣體的原位摻雜引入，該摻雜劑氣體例如磷化氫或砷化氫。
從重摻雜的半導體材料層形成射極74的微影製程可以使用光阻和光微影形成只保護重摻雜半導體材料條的蝕刻遮罩，該重摻雜半導體材料條與射極開口54對準。選擇停止在材料層50上的蝕刻製程從受保護的重摻雜半導體材料條成形射極74。隨後去除該遮罩，以曝露出介電層50的頂表面50a。
射極74藉由半導體層64與本質基極層22電性和實體耦接。位於射極開口54內部的射極74底部直接接觸半導體層64的頂表面64a，並由於中間半導體層64間接接觸本質基極層22的頂表面22a。射極74的頭部突出於射極開口54之外，並包括與介電層50的頂表面50a部分重疊的側向臂。雖然在代表性實施例中描繪為平的，但射極74頭部的頂表面也可包括凹坑。
使用與用於形成射極74和可選擇的介電覆蓋層76相同的蝕刻遮罩以及使用適當蝕刻化學品的蝕刻製程(例如RIE)圖案化介電層48、50。在成形介電層48、50之後去除蝕刻遮罩。
參照圖12，其中相同的參照符號指稱與圖11相似的特徵，並且在處理方法之後續製造階段中，藉由使用現有的光微影和蝕刻製程圖案化層22、30、44、48、50，而完全界定出雙極接面電晶體80在基板10上的覆蓋區。圖案化層22、30、44從非本質基極層44界定出雙極接面電晶體80的非本質基極82，並且從本質基極層22界定出雙極接面電晶體80的本質基極84。施加蝕刻遮罩以用於仰賴蝕刻製程的圖案化製程，該蝕刻製程例如RIE製程並使用適合層22、30、44的個別蝕刻化學品。在該蝕刻製程之後去除蝕刻遮罩。
圖案化之後，雙極接面電晶體80具有垂直的結構，其中本質基極84位於射極74和集極區18之間，並且射極74、本質基極84的凸起區24以及集極區18為垂直排列的。一個pn接面被界定在射極74和本質基極84之間的界面處。另一個pn接面被界定在集極區18和本質基極84之間的界面處。
構成射極74的半導體材料和構成非本質基極82與本質基極84的半導體材料之導電類型相反。本質基極84的半導體材料(其可以是摻雜有硼及/或碳的SixGe1-x)可以具有比射極74和集極區18的材料(例如矽)更窄的帶隙，在此情況下雙極接面電晶體80包括Si/SiGe異質接面。視射極74、本質基極84以及集極區18的導電類型而定，雙極接面電晶體80可以包含NPN裝置或PNP裝置。
隔離區42、43的功能可以減少雙極接面電晶體80的集極-基極電容(collector-base capacitance,Ccb)。在非本質基極層44和集極區18之間的寄生電容與中間材料的複合介電常數成比例。在這種情況下，引入隔離區42、43可降低非本質基極層44和集極區18之間的寄生電容。寄生電容的降低(以減少的Ccb表示)藉由提高評價數字(例如截止頻率fT和最大振盪頻率fmax)而改良雙極接面電晶體80的性能。非本質基極82與本質基極84之間由半導體層64提供的連接提供了非本質基極82對本質基極84的自對準及降低的寄生連接。
在製造製程之前端產線(front-end-of-line,FEOL)部分的過程中，在至少一部分的基板10之表面區域上複製雙極接面電晶體80的裝置結構。在BiCMOS積體電路中，使用基板10的其他區域形成互補式金屬氧化物半導體(CMOS)電晶體(未圖示)。其結果是，雙極和CMOS電晶體兩者皆可在同一基板10上得到。
之後為標準矽化和標準後端產線(back-end-of-line,BEOL)處理，其包括形成觸點和為局部互連結構配線、形成介電層、通孔栓塞以及為藉由互連配線與雙極接面電晶體80耦接的互連結構配線，以及其他類似的、用於額外裝置結構的觸點，該額外裝置結構像是在基板10上製作的其他電路中包括的雙極接面電晶體80和CMOS電晶體(未圖示)。其他的主動和被動電路元件(例如二極體、電阻、電容、變容器和感應器)可以在基板10上製造並可使用於BiCMOS積體電路。
參照圖13，其中相同的參照符號指稱與圖12相似的特徵，並且依據替代實施例，類似於雙極接面電晶體80的雙極接面電晶體86包括多個指狀射極88、90及集極區18中的隔離區96，每個指狀射極88、90皆類似於射極74，隔離區96類似於隔離區42、43。每個指狀射極88、90係以類似於射極74的方式形成，並且每個皆藉由半導體層64與本質基極層22電性和實體耦接。
指狀射極88、90可以具有平行的配置，並且每個指狀射極88、90可以被分割成複數個區段，該複數個區段可以被配置在平行的行和並置的列中。間隙92將指狀射極88、90分隔。每個指狀射極88、90沿著與導體層64的界面界定和本質基極層22的pn接面。非本質基極層44可以被矽化，以添加矽化物層94，其中矽化物層94條或部分係位於相鄰的指狀射極88、90之間。也可以採用涉及一或多個退火步驟的矽化製程形成矽化物層94，以從形成矽化物的金屬層與非本質基極層44的半導體材料形成矽化物相。
隔離區96設置於集極區18的部分27中，部分27係介於隔離區42、43之間，隔離區96的功能是將部分27分為兩個部分27a、27b。亦形成在類似於溝槽34、36的狹窄溝槽中的隔離區96係垂直對準分隔指狀射極88、90的間隙92。隔離區96可以在集極區18中延伸與隔離區42、43相同的深度d2，並且可以與隔離區42、43一起同時形成。隔離區96藉由集極區18的部分27a與隔離區42側向分隔，並藉由集極區18的另一部分與隔離區43側向分隔。特定而言，隔離區96係位於溝槽34、36的內側壁31、33之間。
圖14圖示示例性的設計流程100之方塊圖，設計流程100係用於例如半導體積體電路(IC)邏輯設計、模擬、測試、佈局以及製造。設計流程100包括用於處理設計結構或裝置的製程、機器及/或機制，以產生與上述及圖12和圖13中圖示的設計結構及/或裝置邏輯上或以其他方式功能上等同的表示。可以將藉由設計流程100處理的及/或產生的設計結構編碼於機器可讀的傳輸或儲存媒體上，以包括數據及/或指令，當該數據及/或指令在數據處理系統上被執行或以其他方式處理時可產生硬體組件、電路、裝置或系統之邏輯上、結構上、機械上或以其他方式功能上等同的表示。機器包括但不限於任何用於IC設計製程的機器，該IC設計製程例如設計、製造或模擬電路、組件、裝置或系統。舉例來說，機器可以包括：微影機器、用於產生遮罩的機器及/或設備(例如電子束寫入機)、用於模擬設計結構的電腦或設備、任何用於製造或測試製程的設備或任何用於將設計結構之功能上等同的表示程式化寫入任何媒體的機器(例如用於程式化可程式化閘陣列的機器)。
視設計的表示類型而定可以改變設計流程100。舉例來說，用於建構特定應用積體電路(application specific integrated circuit,ASIC)的設計流程100可能會與用於設計標準組件的設計流程100有所不同，或與用於實例設計成可程式化陣列的設計流程100有所不同，該可程式化陣列例如由Altera公司或Xilinx公司提供的可程式化閘陣列(programmable gate array,PGA)或場可程式化閘陣列(field programmable gate array,FPGA)。
圖14圖示多個這樣的設計結構，包括輸入設計結構102，輸入設計結構102較佳係藉由設計製程104處理。設計結構102可以是由設計製程104產生和處理的邏輯模擬設計結構，以產生硬體裝置之邏輯上等同的功能性表示。設計結構102還可以或替代地包含數據及/或程式指令，當設計製程104處理該數據及/或程式指令時產生硬體裝置的實體結構之功能性表示。無論是表示功能上及/或結構上的設計特徵，可以使用電子計算機輔助設計(electronic computer-aided design,ECAD)產生設計結構102，例如由核心開發人員/設計師實施。當被編碼在機器可讀數據傳輸、閘陣列或儲存媒體上時，設計結構102可被設計製程104內的一或多個硬體及/或軟體模組存取和處理，以模擬或以其他方式功能性地表示電子組件、電路、電子或邏輯模組、設備、裝置或系統，例如圖12和圖13中所圖示者。因此，設計結構102可以包含檔案或其他數據結構，包括人類及/或機器可讀的原始碼、編譯的結構及計算機可執行的編碼結構，當被設計或模擬數據處理系統處理時，該等原始碼、編譯的結構及計算機可執行的編碼結構功能上模擬或以其他方式表示電路或其他等級的硬體邏輯設計。這樣的數據結構可以包括硬體描述語言(hardware-description language,HDL)設計實體或其他符合較低等級HDL設計語言及/或與較低等級HDL設計語言相容的數據結構，例如Verilog和VHDL及/或等級更高的設計語言，例如C或C++。
設計製程104較佳使用及併入硬體及/或軟體模組，用於合成、翻譯或以其他方式處理圖12和圖13中圖示的組件、電路、裝置或邏輯結構之功能上等同的設計/模擬，以產生可含有設計結構(例如設計結構102)的網表106。網表106可以包含例如編譯的或以其他方式處理的數據結構，該數據結構表示線路、分離組件、邏輯閘、控制電路、I/O裝置、型號等之列表，其描述與其他元件的連接以及在積體電路設計中的電路。可以使用迭代過程合成網表106，其中網表106被重新合成一次或多次，取決於裝置的設計規格及參數。如同本文所述的其他設計結構類型，網表106可以被記錄在機器可讀數據儲存媒體上或被程式化為可程式化閘陣列。該媒體可以是非揮發性儲存媒體(例如磁碟機或光碟機)、可程式化閘陣列、CF(compact flash)卡或其他快閃記憶體。此外，或在替代方案中，該媒體可以是系統或快取記憶體、緩衝空間或導電性或導光性裝置和材料，其中數據封包可以經由網路或其他適合的網路工具傳送或立即儲存。
設計製程104可以包括用於處理各種輸入數據結構類型(包括網表106)的硬體和軟體模組。這樣的數據結構類型可以存在於例如資料庫元件108內，並包括一組對於給定的製造技術(例如不同的技術節點32奈米(nm)、45 nm、90 nm等)常用的元件、電路和裝置(包括型號、佈局及符號表示)。該數據結構類型更可以包括設計規格110、特性數據112、驗證數據114、設計規則116以及測試數據檔案118，測試數據檔案118可以包括輸入測試模式、輸出的測試結果以及其他的檢測資訊。設計製程104還可以包括例如標準的機械設計製程(例如應力分析)、熱分析、機械事件模擬、製程操作模擬(例如鑄造、模壓以及模具壓制成形等)。在機械設計技術領域中具有通常知識者可以理解在不偏離本發明的範圍和精神下可能的機械設計工具與應用於設計製程104之程度。設計製程104也可以包括用於進行標準電路設計製程的模組，例如時序分析、驗證、設計規則檢查、地點和路線操作等。
設計製程104採用和併入邏輯與實體設計工具，例如HDL編譯器和模擬模型建構工具，以與一些或全部的繪示支持數據結構連同任何額外的機械設計或數據(若適用的話)一起處理設計結構102，而產生第二設計結構120。設計結構120以用於交換機械裝置和結構之數據的數據格式存在於儲存媒體或可程式化閘陣列上(例如以IGES、DXF、Parasolid XT、JT、DRG或任何其他適合的格式儲存的資訊，用於儲存或呈現這樣的機械設計結構)。與設計結構102類似，設計結構120較佳包含一或多個檔案、數據結構或其他存在於傳輸或數據儲存媒體上的計算機編碼數據或指令，當被ECAD系統處理時，該計算機編碼數據或指令產生與圖12和圖13中圖示的一或多個本發明之實施例邏輯上或以其他方式功能上等同的形式。在一個實施例中，設計結構120可以包含編譯的、可執行的HDL模擬模型，該模擬模型功能上模擬圖12和圖13中圖示的裝置。
設計結構120還可採用用於交換積體電路佈局數據的數據格式及/或象徵性數據格式(例如以GDSII(GDS2)、GL1、OASIS、地圖檔案或任何其他適合的格式儲存的資訊，用於儲存這樣的設計數據結構)。設計結構120可以包含例如符號數據、地圖檔案、測試數據檔案、設計內容檔案、製造數據、佈局參數、線路、金屬的水平、通孔、形狀、繞過生產線的數據以及任何其他製造商或其他設計者/開發者所需的數據等資訊，以生產如上所述圖示於圖11和圖12的裝置或結構。然後設計結構120可以進行到階段122，其中例如設計結構120：送去晶圓廠生產晶片、向製造商發佈、向遮罩機構發佈、被送到另一個設計機構、被送回客戶等。
上述方法係用於製造積體電路晶片。產生的積體電路晶片可以被製造商以原料晶圓形式(也就是作為具有多個未封裝晶片的單一晶圓)、作為裸晶粒或以封裝的形式發送。在後一種情況中，晶片被安裝在單晶片封裝中(例如塑料載體，且引線被固定在主機板或其他更高水平的載具上)或在多晶片封裝中(例如具有一或兩個表面互連或掩埋互連的陶瓷載具)。在任何情況下，之後將該晶片與其他晶片、分離電路元件及/或其他訊號處理裝置整合為(a)中間產品(例如主機板)或(b)最終產品的一部分。最終產品可以是任何包括積體電路晶片的產品，範圍從玩具和其他低階應用到具有顯示器、鍵盤或其他輸入裝置及中央處理器的先進電腦產品。
將瞭解的是，當元件被描述為「連接」或「耦接」到另一元件或與另一元件「連接」或「耦接」時，則該元件可以直接連接或耦接到該另一元件，或者替代地，可以存在一或多個中間元件。相反地，當元件被描述為「直接連接」或「直接耦接」到另一元件時，則無中間元件存在。當元件被描述為「間接連接」或「間接耦接」到另一元件時，則有至少一個中間元件存在。
本文中使用的術語只是為了描述特定實施例的目的，而非意圖限制本發明。如本文中使用的，除非上下文另有清楚指明，否則單數形「一」和「該」也意圖包括複數形。將進一步瞭解的是，當在本說明書中使用術語「包含」時，術語「包含」具體指明所述特徵、整數、步驟、操作、元件及/或組件的存在，但不排除存在或添加一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組。
為了說明之目的已經提出了本發明各種實施例的描述，但該描述並非意圖為窮盡的或局限於所揭示的實施例。對於本技術領域中具有通常知識者而言，在不偏離所述實施例的範圍和精神下，許多修改和變化將是顯而易見的。選擇本文中使用的術語，以最好地解釋實施例的原理、實際應用或優於市場上現存技術的技術改良或使本技術領域中具有通常知識者能夠瞭解本文所揭示的實施例。
10．．．基板
10a．．．頂表面
12．．．溝槽隔離區
12a．．．頂表面
12b．．．底表面
13．．．內側壁
14．．．裝置區
18．．．集極區
20．．．次集極區
22．．．本質基極層
22a．．．頂表面
24．．．凸起區
26．．．非凸起區
27．．．內部部分
27a．．．部分
27b．．．部分
28．．．面區
29．．．外側壁
30．．．基極介電層
30a．．．頂表面
31．．．內側壁
32．．．犧牲層
32a．．．頂表面
33．．．內側壁
34．．．溝槽
34a．．．底表面
35．．．外側壁
36．．．溝槽
36a．．．底表面
37．．．部分
38．．．遮罩層
39．．．部分
40．．．介電層
40a．．．未說明
41．．．區段
42．．．隔離區
42a．．．頂表面
42b．．．底表面
43．．．隔離區
43a．．．頂表面
43b．．．底表面
44．．．非本質基極層
44a．．．頂表面
46．．．凸起區
47．．．區段
48．．．介電層
48a．．．頂表面
49．．．區段
50．．．介電層
50a．．．頂表面
51a．．．外側壁
51b．．．內側壁
52．．．介電層
52a．．．頂表面
53a．．．外側壁
53b．．．內側壁
54．．．射極開口
56．．．間隔物
57．．．間隔物
60．．．孔穴
61．．．孔穴
62．．．附加區
63．．．附加區
64．．．半導體層
64a．．．頂表面
65．．．周邊區段
66．．．中央區段
67．．．周邊區段
68．．．共形層
70．．．間隔物
71．．．間隔物
72．．．間隔物
73．．．間隔物
74．．．射極
76．．．介電覆蓋層
80．．．雙極接面電晶體
82．．．非本質基極
84．．．本質基極
86．．．雙極接面電晶體
88．．．指狀射極
90．．．指狀射極
92．．．間隙
94．．．矽化物層
96．．．隔離區
100．．．設計流程
102．．．輸入設計結構
104．．．設計製程
106．．．網表
108．．．資料庫元件
110．．．設計規格
112．．．特性數據
114．．．驗證數據
116．．．設計規則
118．．．測試數據檔案
120．．．設計結構
122．．．階段
d．．．距離
d1．．．深度
d2．．．深度
t1．．．厚度
t2．．．厚度
w．．．寬度尺寸
所附圖示(被併入本說明書並構成本說明書的一部分)說明本發明之各種實施例，所附圖示連同上面提供的本發明一般性描述和下面提供的實施例之實施方式用以解釋本發明之實施例。
圖1-12為依據本發明之實施例一部分基板在製造裝置結構的處理方法之連續製造階段的剖面圖。
圖13為依據本發明之替代性實施例所製造的裝置結構之剖面圖。
圖14為用於半導體設計、製造及/或測試的設計製程之流程圖。
10．．．基板
10a．．．頂表面
12．．．溝槽隔離區
12a．．．頂表面
12b．．．底表面
13．．．內側壁
14．．．裝置區
18．．．集極區
20．．．次集極區
22．．．本質基極層
22a．．．頂表面
24．．．凸起區
26．．．非凸起區
28．．．面區
30．．．基極介電層
30a．．．頂表面
37．．．部分
39．．．部分
41．．．區段
42．．．隔離區
42a．．．頂表面
42b．．．底表面
43．．．隔離區
43a．．．頂表面
44．．．非本質基極層
47．．．區段
48．．．介電層
48a．．．頂表面
49．．．區段
50．．．介電層
50a．．．頂表面
51a．．．外側壁
51b．．．內側壁
53a．．．外側壁
53b．．．內側壁
56．．．間隔物
57．．．間隔物
62．．．附加區
63．．．附加區
64．．．半導體層
64a．．．頂表面
65．．．周邊區段
66．．．中央區段
67．．．周邊區段
70．．．間隔物
72．．．間隔物
73．．．間隔物
74．．．射極
76．．．介電覆蓋層
82．．．非本質基極
84．．．本質基極

Claims (25)

  1. 一種製造一雙極接面電晶體的方法，該方法包含：形成一第一隔離區，該第一隔離區圍繞一集極區；形成一第二隔離區，該第二隔離區至少部分地位於該集極區中並藉由該集極區之一第一部分與該第一隔離區分隔；形成一本質基極層，該本質基極層與該集極區共同延伸；以及形成一射極，該射極與該本質基極層耦接。
  2. 如申請專利範圍第1項之方法，其中形成該第二隔離區包含：蝕刻一溝槽，該溝槽部分延伸穿過該集極區；以及以一電絕緣體填充該溝槽。
  3. 如申請專利範圍第1項之方法，其中該第二隔離區延伸穿過該本質基極層並進入該集極區，而且形成該第二隔離區包含：蝕刻一溝槽，該溝槽延伸穿過該本質基極層並進入該集極區；以及以一電絕緣體填充該溝槽。
  4. 如申請專利範圍第3項之方法，其中該第二隔離區延伸穿過該本質基極層之一與該集極區對準之凸起區到該集極區。
  5. 如申請專利範圍第1項之方法，其中該本質基極層具有一與該集極區共同延伸的凸起區，並且更包含：形成一非本質基極層，該非本質基極層藉由該本質基極層與該集極區分隔；以及在形成該射極之前，於該本質基極層之該凸起區上形成一半導體層，該半導體層實體連接該非本質基極層與該本質基極層。
  6. 如申請專利範圍第5項之方法，進一步包含：在形成該半導體層之前，形成一孔穴，該孔穴延伸於一用於該射極的開口之一周邊附近，並穿入該非本質基極層與該本質基極層之該凸起區之間，其中該半導體層之一部分形成於該孔穴中，以於該非本質基極層與該本質基極層之間提供一實體連接。
  7. 如申請專利範圍第1項之方法，其中該第一隔離區係形成於一第一溝槽中，並且該第二隔離區係形成於一第二溝槽中，該第一和第二隔離區從該集極區之一頂表面延伸至一基板中的不同深度，以及其中該第二隔離區延伸進入該基板中的深度比該第一隔離區淺。
  8. 如申請專利範圍第1項之方法，更包含：於該集極區中形成一第三隔離區，該第三隔離區藉由該集極區之一第二部分與該第二隔離區側向分隔。
  9. 如申請專利範圍第1項之方法，其中該射極包括一第一指狀射極及一第二指狀射極，該第二指狀射極與該第一指狀射極平行排列，以及該第三隔離區係垂直對準該第一和第二指狀射極之間的一間隙。
  10. 如申請專利範圍第1項之方法，其中該第一隔離區及該第二隔離區各由一電絕緣體組成。
  11. 一種用於一雙極接面電晶體的裝置結構，該裝置結構包含：一集極區；一本質基極，該本質基極與該集極區共同延伸；一射極，該射極與該本質基極耦接；一第一隔離區，該第一隔離區圍繞該集極區；以及一第二隔離區，該第二隔離區至少部分地位於該集極區內，該第二隔離區藉由該集極區之一第一部分與該第一隔離區分隔。
  12. 如申請專利範圍第11項之裝置結構，其中該第二隔離區延伸穿過該本質基極至該集極區。
  13. 如申請專利範圍第12項之裝置結構，其中該本質基極包括一與該集極區對準的凸起區，以及該第二隔離區延伸穿過該本質基極之該凸起區。
  14. 如申請專利範圍第11項之裝置結構，其中該本質基極具有一與該集極區共同延伸的凸起區，並且更包含：一非本質基極，該非本質基極藉由該本質基極與該集極區分隔；以及在該本質基極之該凸起區上的一半導體層，該半導體層實體連接該非本質基極與該本質基極。
  15. 如申請專利範圍第14項之裝置結構，其中該半導體層之周圍在該第二隔離區內。
  16. 如申請專利範圍第14項之裝置結構，其中該第二隔離區延伸穿過該本質基極之該凸起區至該集極區。
  17. 如申請專利範圍第11項之裝置結構，其中該集極區包括一頂表面，該頂表面與該射極耦接，該第一隔離區係形成於一第一溝槽中，該第二隔離區係形成於一第二溝槽中，以及該第一和第二溝槽從該集極區之該頂表面延伸至一基板中的不同深度。
  18. 如申請專利範圍第17項之裝置結構，其中該第二隔離區延伸進入該基板中的深度比該第一隔離區淺。
  19. 如申請專利範圍第11項之裝置結構，更包含：在該集極區中的一第三隔離區，該第三隔離區藉由該集極區之一第二部分與該第二隔離區側向分隔。
  20. 如申請專利範圍第19項之裝置結構，其中該射極包括一第一指狀射極及一第二指狀射極，該第二指狀射極與該第一指狀射極平行排列，以及該第三隔離區係垂直對準該第一和第二指狀射極之間的一間隙。
  21. 如申請專利範圍第11項之裝置結構，其中該第一隔離區及該第二隔離區各由一電絕緣體組成。
  22. 一種編碼在一機器可讀數據儲存媒體上的硬體描述語言(HDL)設計結構，該HDL設計結構包含當在一電腦輔助設計系統中被處理時產生一雙極接面電晶體之一機器可執行表示的元件，該HDL設計結構包含：一集極區；一本質基極，該本質基極與該集極區共同延伸；一射極，該射極與該本質基極耦接；一第一隔離區，該第一隔離區圍繞該集極區；以及一第二隔離區，該第二隔離區至少部分地位於該集極區內，該第二隔離區藉由該集極區之一第一部分與該第一隔離區分隔。
  23. 如申請專利範圍第22項之HDL設計結構，其中該HDL設計結構包含一網表。
  24. 如申請專利範圍第22項之HDL設計結構，其中該HDL設計結構存在於儲存媒體上作為一用於交換積體電路之佈局數據的數據格式。
  25. 如申請專利範圍第22項之HDL設計結構，其中該HDL設計結構存在於一可程式化閘陣列中。
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