CN105745756B - 有自对准端子的双极结型晶体管 - Google Patents

有自对准端子的双极结型晶体管 Download PDF

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Abstract

用于双极结型晶体管的器件结构、设计结构和制作方法。在包含双极结型晶体管的第一端子的衬底上设置由第一半导体材料组成的第一层和由第二半导体材料组成的第二层。在第一层上设置第二层并且在第二层上形成图案化的蚀刻掩模。沟槽经过图案化的硬掩模层、第一层和第二层延伸到衬底中。沟槽限定与第二层的分段堆叠的第一层的分段。使用选择性蚀刻工艺以相对于第一层的分段使得第二层的分段变窄以限定第二端子并且加宽衬底中的沟槽的部分以下切第一层的分段。

Description

有自对准端子的双极结型晶体管
技术领域
本发明主要地涉及半导体器件和集成电路制作，并且具体地涉及用于双极结型晶体管的制作方法、器件结构和设计结构。
背景技术
可以在为高频应用而设计的集成电路中和为诸如功率放大器之类的高功率应用而设计的集成电路中利用双极结型晶体管。一般地，双极结型晶体管由三个不同半导体区域组成，这些半导体区域限定端子，即发射极、集电极和在发射极与集电极之间设置的基极。NPN双极结型晶体管包括构成基极的p型半导体材料层以及构成发射极和集电极的两个n型半导体材料层。在两个n型半导体材料层之间夹入n型半导体材料层。用于PNP双极结型晶体管中的发射极、基极和集电极的半导体材料的传导性类型相反。一般而言，发射极、基极和集电极的不同传导性类型形成配对的p-n结、即集电极-基极结和发射极-基极结。在发射极-基极结两端施加的电压控制电荷载流子在集电极与发射极之间的移动。
需要用于双极结型晶体管的改进的制作方法、器件结构和设计结构。
发明内容
在本发明的一个实施例中，提供一种用于制作双极结型晶体管的方法。该方法包括形成由第一半导体材料组成并且在包含第一端子(例如集电极)的衬底上设置的第一层，形成由第二半导体材料组成并且在第一层上设置的第二层，以及在第二层上形成图案化的硬掩模层。形成经过图案化的硬掩模层、第一层和第二层延伸到衬底中的沟槽。沟槽限定第一层的分段和与第一层的分段堆叠的第二层的分段。该方法还包括相对于第一层的分段和图案化的硬掩模层蚀刻衬底和第二层的分段，从而相对于第一层的分段使得第二层的分段变窄以限定第二端子(例如发射极)并且加宽衬底中的沟槽的一部分以下切第一层的分段。
在本发明的一个实施例中，提供一种用于双极结型晶体管的器件结构。器件结构包括由第一半导体材料组成并且在衬底上设置的基极层。器件结构包括衬底中的第一端子和由第二半导体材料组成的第二端子。第一端子与沟槽隔离区域共同扩展(coextensive)并且第二端子被设置在基极层上。沟槽隔离区域延伸到衬底中和横向地在基极层下方，从而基极层的一部分悬置在沟槽隔离区域之上。
根据本发明的另一实施例，提供一种用于由在集成电路的设计、制造或者仿真中使用的机器可读取的双极结型晶体管的设计结构。设计结构包括由第一半导体材料组成并且在衬底上设置的基极层。设计结构包括衬底中的第一端子和由第二半导体材料组成的第二端子。第一端子与沟槽隔离区域共同扩展并且第二端子被设置在集成上。沟槽隔离区域延伸到衬底中和横向地在基极层下方，从而基极层的一部分悬置在沟槽隔离区域之上。设计结构可以包括网表。设计结构也可以驻留在存储介质上作为用于交换集成电路的布局数据的数据格式。设计结构可以驻留在可编程门阵列中。
附图说明
在本说明书中并入的和构成本说明书的部分的附图图示本发明的各种实施例并且与以上给出的对本发明的一般描述和以下给出的对实施例的具体描述一起用于说明本发明的实施例。
图1-图5是根据在本发明的一个实施例的用于制作器件结构的处理方法的连续制作阶段的衬底的一部分的横截面图。
图6是在根据本发明的一个备选实施例的用于制作器件结构的处理方法的制作阶段的衬底部分的与图2相似的横截面图。
图7是在处理方法的附加制作阶段之后的图6的衬底部分的横截面图。
图8是在半导体设计、制造和/或测试中使用的设计过程的流程图。
具体实施方式
参照图1和根据本发明的一个实施例，衬底10包括可用来形成集成电路的器件的单晶半导体材料。例如衬底10可以由含单晶硅的材料(诸如单晶硅)的体晶片或者绝缘体上硅晶片的器件层组成。构成衬底10的半导体材料可以包括变更它的电学性质的电活跃掺杂物并且也可以包括可选外延层。衬底10可以包括浓度有效用于赋予n型传导性的来自周期表的V族的n型掺杂物(例如磷(P)、砷(As)或者锑(Sb))。例如衬底10可以被注入由掺杂物组成的离子并且随后被退火以激活掺杂物并且减轻注入损失。
在衬底10的顶表面10a上形成基极层12作为连续的附加膜。基极层12可以由半导体材料组成，诸如合金中的硅-锗(SiGe)，该合金的硅(Si)的原子含量范围从95％到50％，而锗(Ge)的原子含量范围从5％到50％。基极层12的锗含量可以跨基极层12的厚度是均匀的或者跨基极层12的厚度是分级和/或阶梯的。如果锗含量是阶梯的，则基极层12的厚度(诸如直接地接触衬底10并且与顶表面12a相邻的相应厚度)可以没有锗，并且因此可以完全地由硅组成。基极层12可以包括浓度有效用于赋予p型传导性的掺杂物，诸如从周期表的III族选择的p型掺杂物(例如硼)，并且基极层12可选地包括用于抑制p型掺杂物向外扩散的碳(C)。
在基极层12的顶表面12a上形成发射极层14作为连续附加膜。发射极层14可以由与基极层12不同的半导体材料组成并且可以具有与基极层12相反的传导性类型。例如发射极层14可以没有在基极层12的至少一部分中存在的锗。在一个代表实施例中，发射极层14可以由诸如硅之类的半导体材料组成，并且可以包含浓度有效用于赋予n型传导性的n型掺杂物。
基极层12和发射极层14各自具有与衬底10的外延关系并且使用诸如气相外延之类的外延生长技术来生长。衬底10的晶体结构用作为用于生长基极层12的晶体结构的结晶模板。基极层12的晶体结构用作为用于生长发射极层14的晶体结构的结晶模板。
可以在发射极层14的顶表面14a上形成由诸如二氧化硅(SiO2)之类的电介质材料组成的硬掩模层15。可以在硬掩模层15的顶表面上涂敷掩模层16并且用光刻图案化掩模层16以限定开口16a、16b。就此而言，掩模层16可以包括光敏材料，诸如光阻剂，该光敏材料通过旋涂工艺作为涂层被涂敷、预烘焙、暴露于经过光掩模投射的光、在曝光之后的烘焙、并且用化学显影剂来显影，以形成以开口16a、16b为特征的蚀刻掩模。掩模层16中的开口16a、16b用具有适当化学蚀刻性质的蚀刻工艺延伸到硬掩模层15中。可以在图案化硬掩模层15之后去除掩模层16。如果由光阻剂组成，则可以通过灰化或者溶解剂剥离、继而通过常规清洁工艺去除掩模层16。
限定完整地经过发射极层14、完整地经过基极层12延伸到沟槽深度d1进入衬底10中的沟槽18、20。与硬掩模层15中的开口16a、16b对准形成沟槽18、20。基极层12的分段22和发射极层14的分段24被定位在沟槽18的侧壁17与沟槽20的侧壁19之间。沟槽18、20的侧壁17、19被竖直地定向(即与衬底的顶表面10a垂直对准)。侧壁17、19可以被互连以包围分段22、24，或者备选地，沟槽18、20可以并行并且没有任何互连。侧壁17可以与侧壁19分离如下距离，该距离与宽度w1相等。
形成沟槽18、20的蚀刻工艺可以包括湿法化学蚀刻工艺或者干法蚀刻工艺，诸如反应离子蚀刻(RIE)。可以在单个蚀刻步骤或者多个步骤中进行的蚀刻工艺依赖于一个或者多个蚀刻化学性质以蚀刻层12、14和衬底10的半导体材料而基本上未蚀刻硬掩模层15的电介质材料，并且可以包括一个或者多个定时的蚀刻。硬掩模15在形成沟槽18、20的蚀刻工艺期间覆盖和保留分段22、24。
参照图2，其中相似标号指代图1中的相似特征，并且在处理方法的随后制作阶段，在衬底10中限定下切基极层12的空腔30、32。通过增加衬底10中的沟槽18、20的部分的深度和宽度来形成空腔30、32。表面26、28、表面32、33和表面46、48与空腔30、32共同扩展。在该代表实施例中，表面26、28和表面46、48在相对于顶表面10的角度有斜度或者倾斜。然而，表面26、28和表面46、48可以具有不同几何形状，诸如多面体形状或者平面形状。表面31、33位于沟槽18、20的基极。表面31连接表面26、46而表面33连接表面28、48。
集电极34在衬底10中被横向地界定在空腔30、32的表面26、28之间。集电极34由衬底10的半导体材料组成并且可以被选择性地注入杂质以进一步增强它的电传导性。在一个实施例中，集电极34可以包括n型半导体材料并且可以可选地被注入n型掺杂物以相对于衬底10的本体增强它的电传导性。
在通过加宽和深化衬底10中的沟槽18、20的部分来在衬底10中限定空腔30、32时也使得发射极层114的分段24变窄，因为相对于硬掩模层15也下切发射极层14。发射极层14的分段24包括被分离宽度w2的侧壁25、27。基极层12的分段22包括被分离比分段24的宽度w2更大的宽度w3的侧表面21、23。与集电极34共同扩展的表面26、28被分离比w3更小或者与w3相等的可变距离。在一个实施例中，基极层12的分段22的宽度w3可以是在表面26、28之间的最小间距的至少两倍，并且基极层12的分段22的宽度w3可以是发射极层14的分段24的宽度w2的至少两倍。描绘为竖直的表面21、23可以具有不同几何形状，诸如多面体形状或者倾斜形状。
为了使得发射极层14的分段24变窄并且形成空腔30、32，可以通过湿法化学蚀刻工艺、干法蚀刻工艺或者湿法化学和干法蚀刻工艺相对于硬掩模层15和基极层12的相应材料选择性蚀刻发射极层14和衬底10的半导体材料。相对于基极层12和硬掩模层15的材料选择性蚀刻衬底10和发射极层14的半导体材料。选择性蚀刻可以源于使用在比基极层12和硬掩模层15的材料更高的速率蚀刻发射极层14和衬底10的半导体材料的对组成敏感的蚀刻剂。在一个备选实施例中，用来使得发射极层14的分段24变窄的蚀刻工艺可以不同于用来形成空腔30、32的蚀刻工艺。在该代表实施例中，通过蚀刻工艺在厚度d2之上去除与衬底10的组成相似的组成并且加宽空腔30、32的基极层12的薄部分。可以在收窄发射极层14的分段24并且形成空腔30、32之后去除硬掩模层15。
可以通过选择因素(诸如蚀刻剂化学性质、持续时间等)来控制蚀刻工艺。每个蚀刻工艺可以与对半导体材料的注入损坏和/或对半导体材料的杂质注入组合，以变更蚀刻速率以及由此变更空腔30、32的轮廓和用于分段24的侧壁25、27的轮廓。蚀刻工艺还可以依赖于片定向和各向异性蚀刻工艺，这些工艺表现用于在单晶半导体材料中的不同结晶方向的不同蚀刻速率(如例如由米勒指数指定)。在一个实施例中，竖直和横向蚀刻速率在形成空腔30和32时可以是相同的。
在一个实施例中，蚀刻速率可以依赖于与定向有关的或者各向异性的蚀刻，该蚀刻表现用于半导体材料中的不同结晶方向的不同蚀刻速率(如例如由米勒指数指定)。作为例子，如果衬底10和发射极层14由硅组成，则各向异性蚀刻工艺可以包括使用蚀刻剂的湿法化学蚀刻工艺，该蚀刻剂包括四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)、乙二胺邻苯二酚(EDP)或者氢氧化钾(KOH)。为了提供适合用于各向异性蚀刻工艺的衬底定向，在图案化掩模层16(图1)之前，衬底10可以使用衬底上的特征、诸如在外边缘的凹槽或者平坦区作为角度参考在光刻工艺中使用的光刻工具中被角度地定向。对具体衬底定向的选择使掩模层16中的开口16a、16b被定向使得衬底10的半导体材料的晶体方向与沟槽18、20的相应竖直侧壁垂直。
使用单个掩模层16和硬掩模层15来限定发射极层14的分段24(即在完成的器件结构中的发射极)、基极层12的分段22和界定集电极34的空腔30、32。双极结型晶体管的端子在使用硬掩模层15来形成时相对于彼此被自对准。这一工艺流程消除通常地用来限定发射极窗口的掩模，在该发射极窗口中形成发射极，并且该工艺可以节省多个掩模，这可以通过消除光刻和蚀刻工艺来减少生产成本。此外，无需选择性外延以生长集电极，因为在蚀刻空腔30、32时在衬底10中限定集电极，或者无需选择性外延以生长基极层12，因为非选择性地沉积基极层12作为连续层、然后蚀刻基极层12以限定分段22。
参照图3，其中相似标号指代图2中的相似特征，并且在处理方法的随后制作阶段，在衬底10的界定空腔30、32的表面26、28、31、33上、在发射极层14的分段24的暴露的表面上和在未被分段24从上方和被集电极34从下方覆盖的基极层12的分段22的表面上形成电介质层36作为连续膜。电介质层36可以由具有电介质材料的介电常数(例如电容率)的电绝缘体组成。在一个实施例中，电介质层36可以由在500℃或者更高的温度使用迅速热工艺(RTP)来沉积的高温氧化物(HTO)组成。备选地，电介质层36可以由通过不同沉积工艺、通过硅的热氧化(用蒸汽在高压的氧化(HIPOX))或者通过这些技术的组合来形成的氧化物组成。
在层36上形成电介质层40，并且使用各向异性蚀刻工艺(诸如RIE)来优先地从水平表面(诸如表面31、33)相对于构成电介质层36的电介质材料选择性去除电介质层40的电绝缘体。在空腔30、32以内隐藏的包括表面26、28的水平或者部分地水平表面上保持电介质层40。在蚀刻之后，电介质层40是不连续的并且包括在发射极层14的分段24的侧壁25、27、基极层12的分段22的侧壁21、23上的分段以及加宽空腔30、32的在衬底10中的表面26、28上的分段上形成的间隔物38。电介质层40可以由通过CVD保形地沉积的电绝缘体(诸如Si3N4)组成。电介质层40的选择性去除暴露了表面31、33、发射极层14的分段24的顶表面24a和未被分段24覆盖的基极层12的分段22的顶表面22a上的电介质层36。
基极层12的悬置在空腔30、32之上和随后在空腔30、32中形成的沟槽隔离区域之上的分段44未被发射极层14的分段24和间隔物38覆盖。可以修改基极层12的这些分段44以通过例如在被选择为提供有效用于赋予p型传导性的浓度的动能和剂量向分段44注入包括p型掺杂物的离子来增加它们的电传导性。热退火可以用来激活掺杂物并且减轻注入损失。基极层12的这些分段44可以限定器件结构中的非本征基极。
参照图4，其中相似标号指代图3中的相似特征，并且在处理方法的随后制作阶段，一个或者多个掩模层和一个或者多个定向蚀刻工艺(诸如RIE)用来去除层12、14的场区域而保护分段22、分段24和表面26、28、31、33、46、48。去除基极层12和发射极层14的场区域打开衬底10上的接触表面或者区域42。然后从表面31、33、发射极层14的分段24的顶表面24a以及未被分段24和间隔物38覆盖的基极层12的分段22的顶表面22a去除电介质层36。相对于电介质层36选择性蚀刻的间隔物38和电介质层40覆盖在表面31、33与接触区域42之间的表面46、48、侧壁21、23、侧壁25、27和表面26、28。
硅化物的分段50被形成在接触区域42上并且可以随后在工艺流程中用来接触集电极34。硅化物层分段51被形成在未被分段24覆盖的基极层12的分段22的顶表面22a上并且可以随后在工艺流程中用来接触分段22。硅化物层分段52被形成在发射极层14的分段24的顶表面24a上并且可以随后在工艺流程中用来接触分段24。在空腔30、32以内的表面31、33上形成硅化物层的分段53。
可以通过硅化物化工艺形成硅化物层分段50-53，该硅化物化工艺包括用于通过使硅化物形成金属层和接触硅化物形成金属的半导体材料反应来形成硅化物相的一个或者多个退火步骤。例如通过CVD工艺或者物理气相沉积(PVD)工艺沉积形成硅化物金属的层。用于硅化物形成金属的候选难熔金属包括但不限于钛(Ti)、钴(Co)或者镍(Ni)。可以涂敷由金属氮化物(诸如溅射沉积的氮化钛(TiN))组成的盖层以冠盖硅化物形成金属。
硅化物化工艺的初始退化步骤可以形成消耗硅化物形成金属的富含金属的硅化物，然后形成通过消耗富含金属的硅化物来生长的更低金属含量的硅化物。例如可以通过在约400℃到约900℃的可以与难熔金属类型相关的退火温度利用迅速热退火(RTA)加热硅化物形成金属来进行初始退火步骤。硅化物层在电介质层40和间隔物38覆盖的表面上未形成，这促进硅化物层的自对准和分段化。
在初始退火步骤之后，可以例如用一个或者多个湿法化学蚀刻去除任何未转化的硅化物形成金属和可选的盖层。硅化物的分段50-53然后可以受到附加退火步骤以形成更低阻的硅化物相。附加退火步骤的退火温度可以大于初始退火步骤的退火温度。
参照图5，其中相似标号指代图4中的相似特征，并且在处理方法的随后制作阶段，继续线中端(MEOL)处理，其包括形成电介质层60、接触62、63、64和布线以限定局部互连结构。用于电介质层60的候选无机电介质材料可以包括但不限于硼磷硅酸盐玻璃(BPSG)、二氧化硅(SiO2)、氮化硅(Si3N4)、掺氟硅玻璃(FSG)以及这些和其它电介质材料的组合。可以通过任何数目的技术沉积电介质层60，该任何数目的技术包括但不限于溅射、旋涂涂敷或者CVD。
电介质层60的一些部分可以至少部分地填充空腔30、32以限定与集电极34横向地侧接的沟槽隔离区域66、68。沟槽隔离区域66、68将具有如下尺度和位置，这些尺度和位置再现空腔30、32的尺度、几何形状和位置。作为结果，基极层14的分段44悬置在沟槽隔离区域66、68之上。
由衬底10的半导体材料的掺杂区域组成的子集电极58从在沟槽隔离区域66、68下方的子集电极58横向地延伸。子集电极58耦合集电极端34与硅化物层的分段50和接触62。可以通过在衬底10上形成外延层之前向衬底10注入杂质的离子来形成子集电极58。子集电极58的半导体材料具有与集电极34的半导体材料相同的传导性类型。
所得器件结构是以竖直架构为特征的双极结型晶体管70，该竖直架构包括集电极34、由在发射极与集电极34之间的基极层12的分段22的部分限定的本征基极和由发射极层14的分段24限定的发射极。用作本征基极的基极层12的分段24与沿着节72的集电极34共同扩展。用作发射极的发射极层14的分段24与沿着节74的基极层12的分段24共同扩展。在基极层12的分段24外围的基极层12的分段44可以限定与本征基极直接地耦合的非本征基极。如果发射极、集电极34和本征基极中的两个或者所有三个由不同半导体材料组成，则双极结型晶体管70可以被表征为异质结双极晶体管(HBT)。
在一个备选实施例中，可以交换作为端子的发射极和集电极的功能和标识以提供用于双极结型晶体管70的上集电极配置而不是下发射极配置。在上集电极配置中，集电极34将作为发射极操作而发射极层14的分段24将作为集电极工作。此外，子集电极58将作为耦合发射极与接触区域42的子发射极工作。
接触62经过电介质层60延伸以接触硅化物层分段50，并且由此与双极结型晶体管70的集电极34耦合。接触63经过电介质层60延伸以接触硅化物层的分段51，并且由此与基极层12的分段44(即双极结型晶体管70的非本征基极)耦合。接触64经过电介质层60延伸以接触硅化物层的分段52并且由此与发射极层14的分段24(即双极结型晶体管70的发射极)耦合。
在一个备选实施例中，硅化物层的分段53可以用来通过横向地移位接触62以与分段53相交来接触集电极34而不是分段50。否则，硅化物层的这些分段53可以无功能并且仅被掩埋在电介质层60中。
在制作工艺的线前端(FEOL)部分期间，跨衬底10的表面区域的至少部分重复双极结型晶体管70的器件结构。在BiCMOS集成电路中，可以使用衬底10的其它区域来形成互补金属氧化物半导体(CMOS)晶体管。作为结果，双极和CMOS晶体管二者可以在相同衬底10上可用。继续标准线后端(BEOL)处理，这包括形成电介质层、过孔插塞和用于被局部互连结构与双极结型晶体管70耦合的互连结构的布线以及用于附加器件结构(诸如在衬底10上制作的其它电路装置中包括的双极结型晶体管70和CMOS晶体管)的其它相似接触。
双极结型晶体管70的发射极、本征基极和集电极(即端子)被自对准(这可以提供高性能)并且通过在工艺流程的不同分段中的一系列光刻和蚀刻活动来形成。这三个端子的自对准使用与在用于竖直双极结型晶体管的现有构造中需要的多个掩模对照的单个掩模来完成。通过可以用来形成用于功率放大器应用的比较宽的发射极的光刻和蚀刻来建立发射极(即发射极层14的分段24)的宽度。可以使基极层12比较厚，这也可以有益于功率放大器应用。基极层12、发射极层14和控制器34的尺度在器件构造中独立地可控。
参照图6，其中相似标号指代图2中的相似特征，并且根据处理方法的一个备选实施例，衬底10可以包括至少在集电极34附近作为连续层并入到衬底10中的蚀刻停止层76。在一个实施例中，蚀刻停止层76可以由在衬底10中作为不同组成的层嵌入的SiGe层组成。蚀刻停止层76可以在通过在生长期间变化半导体材料外延层的组成来在衬底10上形成外延层期间被引入到器件构造中。蚀刻停止层76的顶表面76a被定位在相对于顶表面10a测量的指明的宽度d3。
用来在衬底10中形成空腔30、32的蚀刻工艺经过基极层12穿透到浅深度d1进入衬底10中(图1)并且在蚀刻停止层76上竖直地停止。例如，如果蚀刻停止层76和基极层12各自由SiGe组成，则必须在选择性蚀刻工艺可以有效之前穿透基极层12。相对于蚀刻停止层76选择性蚀刻在蚀刻停止层76与基极层12之间的衬底10的部分以限定空腔30、32。选择性蚀刻工艺可以依赖于使用对组成敏感的蚀刻剂，该蚀刻剂在比蚀刻停止层76的半导体材料更高的速率蚀刻在蚀刻停止层76与基极层12之间的衬底10的部分的半导体材料。蚀刻停止层76的存在带来对蚀刻工艺的深度控制，以与横向蚀刻衬底10以下切基极层12比较减少向下蚀刻到衬底10中，并且横向蚀刻速率可以在形成空腔30、32时大于竖直蚀刻速率。相比于在不存在蚀刻停止层76时，表面31、33位于衬底10的顶表面10a下面更浅的深度。对向下蚀刻的控制可以减少集电极34的深度，因为沟槽隔离区域66、68在深度上更浅，沟槽隔离区域66、68与在沟槽18、20的形成空腔30、32的下切之后的形状保形。
参照图7，其中相似标号指代图6中的相似特征，并且在处理方法的随后制作阶段，工艺流程基本上如以上关于图3-5描述的那样继续。在这一实施例中，表面31、33上的硅化物层的分段53可以用来接触集电极34。
图8示出例如在半导体IC逻辑设计、仿真、测试、布局和制造中使用的示例设计流程100的框图。设计流程100包括用于处理设计结构或者器件以生成以上描述和在图1-7中示出的设计结构和/或器件的逻辑或者另外功能等效表示的工艺、机器和/或机制。由设计流程100处理和/或生成的设计结构可以被编码在机器可读传输或者存储介质上以包括在数据处理系统上被执行或者另外处理时生成硬件部件、电路、器件或者系统的逻辑、结构、机械或者另外功能等效表示的数据和/或指令。机器包括但不限于在IC设计过程、诸如设计、制造或者仿真电路、部件、器件或者系统中使用的任何机器。例如机器可以包括：光刻机器、用于生成掩模的机器和/或装备(例如电子束写入器)、用于仿真设计结构的计算机或者装备、在制造或者测试工艺中使用的任何装置或者用于将设计结构的功能等效表示编程到任何介质中的任何机器(例如用于对可编程门阵列进行编程的机器)。
设计流程100可以根据希望的表示类型而变化。例如用于构建专用IC(ASIC)的设计流程100可以不同于用于设计标准部件的设计流程100或者用于将设计实例化到可编程阵列、例如由公司或者公司赋予的可编程门阵列(PGA)或者现场可编程门阵列(FPGA)中的设计流程100。
图8图示多个这样的设计结构，这些设计结构包括优选地通过设计过程104处理的输入设计结构102。设计结构102可以是通过设计过程104生成和处理以产生硬件器件的逻辑等效功能表示的逻辑仿真设计结构。设计结构102也可以包括或者备选地包括在由设计过程104处理时生成硬件器件的物理结构的功能表示的数据和/或程序指令。无论表示功能和/或结构设计特征，可以使用诸如由核心开发者/设计者实施的电子计算机辅助设计(ECAD)来生成设计结构102。在编码在机器可读数据传输、门阵列或者存储介质上时，设计结构102可以由在设计过程104内的一个或者多个硬件和/或软件模块访问和处理以仿真或者另外在功能上表示电子部件、电路、电子或者逻辑模块、装置、设备或者系统、诸如图1-7中所示电子部件、电路、电子或者逻辑模块、装置、设备或者系统。这样，设计结构102可以包括文件或者其它数据结构，这些数据结构包括人类和/或机器可读源代码、编译的结构和计算机可执行代码结构，这些文件或者数据结构在由设计或者仿真数据处理系统处理时在功能上仿真或者另外表示电路或者其它级别的硬件逻辑设计。这样的数据结构可以包括与更低级HDL设计语言、诸如Verilog和VHDL和/或更高级设计语言、诸如C或者C++相符或者兼容的硬件描述语言(HDL)设计实体或者其它数据结构。
设计过程104优选地运用和并入用于合成、翻译或者另外处理图1-7中所示部件、电路、器件或者逻辑结构的设计/仿真功能等效物以生成网表106的硬件和/或软件模块，该网表可以包含设计结构、诸如设计结构102。网表106可以例如包括编译或者另外处理的数据结构，这些数据结构表示接线、分立部件、逻辑门、控制电路、I/O器件、模型等的列表，该列表描述与在集成电路设计中的其它元件和电路的连接。网表106可以使用迭代过程来合成，在该迭代过程中根据用于器件的设计规范和参数一次或者多次重新合成网表106。与这里描述的其它设计结构类型一样，网表106可以被记录在机器可读数据存储介质上或者编程到可编程门阵列中。介质可以是非易失性存储介质、诸如磁或者光盘驱动、可编程门阵列、紧致闪存或者其它闪存。附加地或者备选地，介质可以是可以经由因特网或者其它联网适当手段在其上传输并且立即地存储数据分组的系统或者高速缓存存储器、缓冲空间或者电或者光传导设备和材料。
设计过程104可以包括用于处理包括网表106的多种输入数据结构类型的硬件和软件模块。这样的数据结构类型可以例如驻留在库元素108内并且包括用于给定的制造技术(例如不同技术节点32nm、45nm、90nm等)的常用元件、电路和器件、包括模型、布局和符号表示的集合。数据结构类型还可以包括设计规范110、表征数据112、验证数据114、设计规则11和测试数据文件118，这些可以包括输入测试图案、输出测试结果和其它测试信息。设计过程104还可以例如包括标准机械设计过程、诸如应力分析、热分析、机械活动仿真、用于操作、诸如铸造、模制和陷型模压形成的过程仿真等。机械设计领域普通技术人员可以认识在设计过程104内使用的可能机械设计工具和应用的范围而未脱离本发明的范围和精神。设计过程104也可以包括用于执行标准电路设计过程、诸如定时分析、验证、设计规则校验、布置和路由操作等的模块。
设计过程104运用和并入逻辑和物理设计工具、诸如用于处理设计结构102以及描绘的支持数据结构中的一些或者所有支持数据结构以及任何附加机械设计或者数据(如果适用)以生成第二设计结构120的HDL编译器和仿真模型构建工具。设计结构120在用于交换机械器件和结构的数据的数据格式中驻留在存储介质或者可编程门阵列上(例如在IGES、DXF、Parasolid XT、JT、DRG或者用于存储或者表现这样的机械设计结构的任何其它适当格式中存储的信息)。与设计结构102相似，设计结构120优选地包括驻留在传输或者其它数据存储介质上并且在由ECAD系统处理时生成图1-7中所示本发明上的实施例中的一个或者多个实施例的逻辑或者另外功能等效物的一个或者多个文件、数据结构或者其它计算机编码的数据或者指令。在一个实施例中，设计结构120可以包括在功能上仿真图1-7中所示器件的编译的可执行HDL仿真模型。
设计结构120也可以运用用于交换集成电路的布局数据的数据格式和/或符号数据格式(例如在GDSII(GDS2)、GL1、OASIS、映射文件或者用于存储这样的设计数据结构的任何其它适当格式中存储的信息)。设计结构120可以包括信息、如例如符号数据、映射文件、测试数据文件、设计内容文件、制造数据、部件参数、接线、金属级别、通路、形状、用于经过制造线路由的数和制造者或者其它设计者/开发者为了生产如以上描述和在图1-7中示出的器件或者结构而需要的任何其它数据。设计结构120然后继续分段122，其中例如设计结构120继续送交、被释放到制造、被释放到掩模室、被发送到另一设计室、被发送回到客户等。
在集成电路芯片的制作中使用如以上描述的方法。所得集成电路芯片可以在原始晶片形式中(例如作为具有多个未封装芯片的单个晶片)、作为裸管芯或者在封装形式中由制作者分发。在后一种情况下，芯片被装配在单个芯片封装(例如有引线的塑料载体，这些引线被粘附到母板或者其它更高级载体)中或者多芯片封装(例如具有表面互连或者掩埋式互连或者二者的陶瓷载体)中。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理设备集成作为(a)中间产品、诸如母板或者(b)最终产品的部分。最终产品可以是范围从玩具和其它低端应用到具有显示器、键盘或者其它输入设备和中央处理器的高级计算机产品的包括集成电路芯片的任何产品。
特征可以“连接”或者“耦合”到另一元件或者与另一元件“连接”或者“耦合”或者可以直接地连接或者耦合到另一元件或者取而代之，一个或者多个居间元件可以存在。如果居间元件不存在，则特征可以“直接地连接”或者“直接地耦合”到另一元件。如果至少一个居间元件存在，则特征可以“直接地连接”或者“间接地耦合”到另一元件。
对本发明的各种实施例的描述已经出于示例的目的而加以呈现、但是未旨在于穷举或者限于公开的实施例。许多修改和变化将为本领域普通技术人员所清楚而未脱离描述的实施例的范围和精神实质。选择自理使用的术语以最好地说明实施例的原理、实际应用或者较在市场中发现的技术而言的技术改进或者使本领域其他普通技术人员能够理解这里公开的实施例。

Claims (20)

1.一种制作双极结型晶体管的方法，所述方法包括：
形成第一层，所述第一层由第一半导体材料组成并且被设置在包含第一端子的衬底上；
形成第二层，所述第二层由第二半导体材料组成并且被设置在所述第一层上；
在所述第二层上形成图案化的蚀刻掩模；
蚀刻沟槽，所述沟槽延伸经过所述蚀刻掩模、所述第一层和所述第二层并且进入所述衬底中，以便限定所述第一层的分段和与所述第一层的所述分段堆叠的所述第二层的分段；以及
相对于所述第一层的所述分段和所述蚀刻掩模，选择性地蚀刻所述衬底和所述第二层的所述分段，从而使得所述第二层的所述分段相对于所述第一层的所述分段变窄以限定第二端子，并且加宽所述衬底中的所述沟槽的一部分以下切所述第一层的所述分段。
2.根据权利要求1所述的方法，其中形成延伸经过所述图案化的蚀刻掩模、所述第一层和所述第二层并且进入所述衬底中的所述沟槽包括：
使用相对于所述蚀刻掩模的选择性的第一蚀刻工艺蚀刻所述第一层、所述第二层和所述衬底。
3.根据权利要求2所述的方法，其中使用第二蚀刻工艺相对于所述第一层的所述分段和所述蚀刻掩模选择性地蚀刻所述衬底和所述第二层的所述分段。
4.根据权利要求3所述的方法，还包括：
在通过所述第一蚀刻工艺形成所述沟槽之前，在所述衬底中形成蚀刻停止层，
其中所述蚀刻停止层被配置为在所述第二蚀刻工艺期间相对于在所述蚀刻停止层与所述第一层之间的所述衬底的部分选择性蚀刻。
5.根据权利要求1所述的方法，其中所述衬底包括与所述沟槽共同扩展的第一表面，并且所述方法还包括：
在相对于所述第一层的所述分段和所述蚀刻掩模选择性地蚀刻所述衬底和所述第二层的所述分段之后，在所述衬底的所述第一表面上形成硅化物层。
6.根据权利要求5所述的方法，其中所述衬底包括与所述沟槽共同扩展的第二表面，并且还包括：
使用电介质层覆盖所述衬底的所述第二表面，所述电介质层由防止硅化物形成的材料组成。
7.根据权利要求6所述的方法，还包括：
掩蔽所述第一层的所述分段和所述第二层的所述分段；以及
通过从在所述第二表面外围的所述衬底去除所述第一层和所述第二层，在与所述衬底的所述第一表面分离的所述衬底的顶表面上打开接触区域，
其中所述接触区域通过在所述沟槽下方延伸的掺杂区域与所述第一端子耦合。
8.根据权利要求5所述的方法，还包括：
形成与在所述衬底的所述第一表面上的所述硅化物层耦合的接触。
9.根据权利要求1所述的方法，其中所述第一层的所述分段包括沿着结与所述第一端子共同扩展的本征基极和悬置在所述沟槽之上的非本征基极，并且所述方法还包括：
形成局部互连结构的电介质层；
形成经过所述电介质层延伸至所述非本征基极的接触；以及
使用源于所述电介质层的电介质材料填充所述沟槽以限定至少部分位于所述非本征基极下方的沟槽隔离区域。
10.根据权利要求1所述的方法，其中所述第二层的所述分段与沿着结的所述第一层的部分共同扩展，并且所述方法还包括：
形成局部互连结构的电介质层；
形成经过所述电介质层延伸至所述第二端子的接触；以及
使用来自所述电介质层的电介质材料填充所述沟槽以限定在所述第一层下方延伸的沟槽隔离区域。
11.根据权利要求1所述的方法，还包括：
掩蔽所述第一层的所述分段和所述第二层的所述分段；以及
从在所述沟槽外围的所述衬底去除所述第一层和所述第二层以打开接触区域，
其中所述接触区域通过在所述沟槽下方延伸的掺杂区域与所述第一端子耦合。
12.一种用于使用衬底来形成的双极结型晶体管的器件结构，所述器件结构包括：
在所述衬底中的沟槽隔离区域，所述沟槽隔离区域由电介质材料组成；
由第一半导体材料组成的基极层，所述基极层被设置在所述衬底上；
在所述衬底中的第一端子，所述第一端子与所述沟槽隔离区域共同扩展；以及
由第二半导体材料组成的第二端子，所述第二端子被设置在所述基极层上，
其中所述第一半导体材料是单晶，并且所述基极层包括所述第一半导体材料的悬置在所述沟槽隔离区域之上的第一部分和所述第一半导体材料的定位在所述第二端子和所述衬底之间的第二部分。
13.根据权利要求12所述的器件结构，其中所述基极层包括本征基极和非本征基极，所述非本征基极被设置在所述沟槽隔离区域之上，并且所述本征基极沿着第一结与所述第一端子耦合并且沿着第二结与所述第二端子耦合。
14.根据权利要求12所述的器件结构，其中所述沟槽隔离区域形成于在所述衬底中限定的空腔中，并且所述器件结构还包括：
在所述衬底中的蚀刻停止层，所述蚀刻停止层被配置为相对于所述衬底的在所述蚀刻停止层与所述衬底的顶表面之间的部分选择性蚀刻以用于限制所述空腔的底部向所述衬底中的穿透深度。
15.根据权利要求14所述的器件结构，其中所述衬底由硅组成并且所述蚀刻停止层由硅锗组成。
16.根据权利要求12所述的器件结构，其中所述沟槽隔离区域形成于在所述衬底中限定的空腔中，并且所述器件结构还包括：
硅化物层，所述硅化物层具有在所述空腔的底部处在所述衬底的第一表面上设置的第一分段。
17.根据权利要求16所述的器件结构，还包括：
在所述空腔内在所述衬底的第二表面上设置的电介质层，所述电介质层由防止硅化物形成的材料组成；
在所述衬底的顶表面上的接触区域，所述接触区域通过所述空腔与所述第一端子分离；以及
在所述腔下方延伸以将所述接触区域与所述第一端子耦合的掺杂区域，
其中所述硅化物层具有在所述接触区域上设置的第二分段。
18.根据权利要求16所述的器件结构，还包括：
通过所述硅化物层的所述第一分段与所述第一端子耦合的接触。
19.根据权利要求12所述的器件结构，还包括：
包括电介质层和经过所述电介质层延伸至所述基极层的接触的局部互连结构，
其中所述电介质层由电介质材料组成，并且所述沟槽隔离区域由来自所述电介质层的所述电介质材料组成。
20.根据权利要求12所述的器件结构，还包括：
包括电介质层和经过所述电介质层延伸至所述第二端子的局部互连结构，
其中所述电介质层由电介质材料组成，并且所述沟槽隔离区域由来自所述电介质层的所述电介质材料组成。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9111986B2 (en) 2014-01-09 2015-08-18 International Business Machines Corporation Self-aligned emitter-base-collector bipolar junction transistors with a single crystal raised extrinsic base
US9312370B2 (en) * 2014-06-10 2016-04-12 Globalfoundries Inc. Bipolar transistor with extrinsic base region and methods of fabrication
CN108269805B (zh) 2016-12-30 2021-06-08 联华电子股份有限公司 半导体存储装置以及其制作方法
US10115810B2 (en) 2017-02-20 2018-10-30 Globalfoundries Inc. Heterojunction bipolar transistor with a thickened extrinsic base
CN108630748B (zh) * 2018-05-09 2020-05-29 燕山大学 全平面太赫兹复合应变Si/SiGe异质结双极晶体管及制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625206A (en) * 1996-06-03 1997-04-29 Lucent Technologies Inc. High-speed double-heterostructure bipolar transistor devices
US6337494B1 (en) * 1997-09-23 2002-01-08 Electronics And Telecommunications Research Institute Super self-aligned bipolar transistor and method for fabricating thereof
CN103180956A (zh) * 2010-10-29 2013-06-26 飞兆半导体公司 SiC双极结型晶体管的制造方法及其SiC双极结型晶体管

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5278083A (en) 1992-10-16 1994-01-11 Texas Instruments Incorporated Method for making reliable connections to small features of integrated circuits
JP3156436B2 (ja) 1993-04-05 2001-04-16 日本電気株式会社 ヘテロ接合バイポーラトランジスタ
US5665614A (en) 1995-06-06 1997-09-09 Hughes Electronics Method for making fully self-aligned submicron heterojunction bipolar transistor
EP0818829A1 (en) 1996-07-12 1998-01-14 Hitachi, Ltd. Bipolar transistor and method of fabricating it
WO2003063228A1 (de) 2002-01-25 2003-07-31 Mergeoptics Gmbh Verfahren zum herstellen eines hetero-bipolar-transistors
JP2003243527A (ja) * 2002-02-15 2003-08-29 Hitachi Ltd 半導体装置の製造方法
US7998807B2 (en) * 2003-08-22 2011-08-16 The Board Of Trustees Of The University Of Illinois Method for increasing the speed of a light emitting biopolar transistor device
US7022578B2 (en) * 2003-10-09 2006-04-04 Chartered Semiconductor Manufacturing Ltd. Heterojunction bipolar transistor using reverse emitter window
DE10358046B4 (de) 2003-12-05 2010-06-17 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Bipolartransistor mit erhöhtem Basisanschlussgebiet und Verfahren zu seiner Herstellung
US6982442B2 (en) * 2004-01-06 2006-01-03 International Business Machines Corporation Structure and method for making heterojunction bipolar transistor having self-aligned silicon-germanium raised extrinsic base
US6972443B2 (en) * 2004-04-22 2005-12-06 International Business Machines Corporation Structure and method of forming a bipolar transistor having a self-aligned raised extrinsic base using link-up region formed from an opening therein
US7002190B1 (en) 2004-09-21 2006-02-21 International Business Machines Corporation Method of collector formation in BiCMOS technology
US7342293B2 (en) * 2005-12-05 2008-03-11 International Business Machines Corporation Bipolar junction transistors (BJTS) with second shallow trench isolation (STI) regions, and methods for forming same
US7888745B2 (en) * 2006-06-21 2011-02-15 International Business Machines Corporation Bipolar transistor with dual shallow trench isolation and low base resistance
US8623713B2 (en) 2011-09-15 2014-01-07 International Business Machines Corporation Trench isolation structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625206A (en) * 1996-06-03 1997-04-29 Lucent Technologies Inc. High-speed double-heterostructure bipolar transistor devices
US6337494B1 (en) * 1997-09-23 2002-01-08 Electronics And Telecommunications Research Institute Super self-aligned bipolar transistor and method for fabricating thereof
CN103180956A (zh) * 2010-10-29 2013-06-26 飞兆半导体公司 SiC双极结型晶体管的制造方法及其SiC双极结型晶体管

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