CN103956323B - 半导体器件及其形成方法、非瞬时计算机可读存储介质 - Google Patents

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Abstract

本发明公开了半导体器件及其形成方法、非瞬时计算机可读存储介质。本发明具体公开了形成异质结双极晶体管地方法，该方法包括提供包括至少本征基极区域和发射极基座区域的结构。在本征基极区域上形成堆叠。堆叠包括多晶硅层和顶部牺牲氧化物层。在结构中形成沟槽。沟槽限定本征基极区域和堆叠的范围。在堆叠周围的两个区域形成非本征基极。通过选择性外延生长工艺形成非本征基极，以在沟槽之上产生桥。桥连接所述两个区域。在堆叠中提供开口。开口暴露本征基极区域的一部分。在开口中形成发射极。

Description

半导体器件及其形成方法、非瞬时计算机可读存储介质
技术领域
本发明涉及半导体结构，更具体地，涉及双极互补金属-氧化物-半导体(BiCMOS)集成结构，其包括具有自对准发射极、基极和集电极的双极晶体管，通过选择性外延形成基极以桥接基极区域。
背景技术
近年来，为完善单个晶片上的集成双极和互补金属氧化物半导体(BiCMOS)技术的方法，人们付出了极大的努力。高性能电路急需在单个(“BiCMOS”)工艺中结合CMOS和双极工艺的能力。例如，CMOS晶体管本质上是可以实现高封装密度的具有大噪声容限的低功率器件。同时，双极晶体管提供了在开关速度和电流驱动方面的优势。双极晶体管的特征还在于非常适于驱动电容性负载的高跨导(transconductance)。
除了增强器件开关速度的积极效果之外，存在的问题是双极晶体管的集电极中的改变具有一些潜在的负面副效果。一个问题是集电极基极空间电荷区域中的电场增大导致雪崩倍增的增大。第二个问题是增大了器件的自热。在G.Freeman、J.-S.Rieh、B.Jagannathan、Z.Yang、F.Guarin、A.Joseph、D.Ahigren于2003年3月30日在Proc.IEEEReliability Physics Symposium发表的“SiGe HBT Performance and ReliabilityTrends through f.sub.T of 350GHz”(以下称为Freeman 2003)中以及在M.Rickelt、H.M.Rein和E.Rose于2001年4月在IEEE Trans.on Electron Devices Vol.48n.4p.774-783上发表的“Influence of Impact-Ionization Induced Instabilities on theMaximum Usable Output Voltage of Si-Bipolar Transistors”(以下称为Rickelt2001)中详细描述了这些效果。器件的自热增大的问题的一个解决方案是在器件的较大区域上散布(spread)电流，从而在器件的较大区域上散布功率，这减小了热阻并减小了器件的温度上升。通常，由于器件的电流密度因为集电极浓度增大而增大，光刻限定的发射极的宽度在电流密度增大的情况下反而减小，导致器件的每单位长度上的相似电流。
在同一电路中集成MOS器件和双极器件中出现的难题之一是形成每个单独的器件所需的制造步骤经常在根本上是不同的。也就是说，用来制造双极器件的步骤与制造CMOS或MOS器件所需的步骤非常不同。
发明内容
根据本发明的实施例公开了一种形成异质结双极晶体管的方法。该方法包括提供至少包括本征基极区域和发射极基座区域(emitter pedestal region)的结构。在本征基极区域形成堆叠。所述堆叠包括多晶硅层和顶部牺牲氧化物层。在结构中形成沟槽。沟槽限定本征基极区域和堆叠的范围。在堆叠周围的两个区域处形成非本征基极。通过选择性外延生长工艺形成非本征基极，以在沟槽之上产生桥。所述桥连接所述两个区域。在堆叠中提供开口。开口暴露本征基极区域的一部分。在开口中形成发射极。
根据本发明的另一实施例，公开了一种形成半导体器件的方法。所述方法包括在晶片上提供自对准牺牲发射极工艺基座堆叠(self-aligned sacrificial emitterprocess pedestal stack)。在晶片上生长SiGe层。在晶片中形成沟槽。沟槽限定基座堆叠的范围并限定双极晶体管的本征基极。执行选择性外延生长工艺以在堆叠周围的两个区域处形成非本征基极，以及在沟槽之上形成桥。所述桥连接所述两个区域。选择性外延生长工艺确保基本上没有源于沟槽的底部的生长。在基座堆叠中形成发射极窗口。在发射极窗口中执行原位掺杂(in-situ doped)发射极沉积。执行光刻和蚀刻以限定所述双极晶体管的发射极。
根据本发明的另一实施例，公开了一种半导体器件。所述半导体器件包括双极晶体管，所述双极晶体管包括位于多层基板的有源区域中的集电极、发射极、以及布置在发射极和集电极之间本征基极。沟槽限定发射极和本征基极的范围。非本征基极在沟槽之上形成桥。
根据另一示例，公开了一种由计算机化的设备可读的非瞬时计算机可读存储介质。该非瞬时计算机可读存储介质存储执指令，所述指令可被计算机化设备执行，以执行在至少包括本征基极区域和发射极基座区域的结构中形成异质结双极晶体管的方法。根据该方法，在所述本征基极区域上形成堆叠。堆叠包括多晶硅层和顶部牺牲氧化物层。在所述结构中形成沟槽。沟槽限定本征基极区域和堆叠的范围。在堆叠周围的两个区域形成非本征基极。通过选择性外延生长工艺形成非本征基极，以在沟槽之上产生桥。所述桥连接所述两个区域。在堆叠中提供开口。开口暴露本征基极区域的一部分。在开口中形成发射极。
附图说明
参照附图，在此通过以下对示例性实施例的详细描述，将更好地理解本发明的上述以及其他示例性目的、各方面以及优点，其中：
图1至图20是根据本发明实施例制造SASE(self-aligned sacrificial emitter，自对准牺牲发射极)桥结构过程中的半导体结构截面图的示意图；
图21是示出本发明的实施例的流程图；以及
图22是根据本发明实施例的硬件系统的示意图。
具体实施方式
晶体管可以是双极晶体管或场效应晶体管(FET)。双极结型晶体管可以与互补金属-氧化物-半导体(CMOS)场效应晶体管结合形成双极互补金属-氧化物-半导体(BiCMOS)集成电路，其利用上述两种类型晶体管的有利特征。在此描述的技术是BiCMOS，其意味着在同一晶片上构建两种类型的晶体管，即FET和双极晶体管。传统的双极结型晶体管包括三个半导体区域，即，发射极、基极和集电极区域。通常，双极结型晶体管包括一对p-n结，也就是发射极-基极结和集电极-基极结。异质结双极晶体管(HBT)是采用至少两种半导体材料(具有不同的带隙)用于发射极区域和基极区域，形成异质结的各种双极结型晶体管。例如，HBT的基极可以由锗硅(SiGe)组成，其特征是带隙比通常组成HBT的发射极的硅的带隙窄。
P型晶体管(positive-type transistor)在作为半导体区域的本征半导体基板内采用诸如硼、铝、镓等的杂质(以产生价电子的不足)。类似地，N型晶体管(negative-typetransistor)在作为半导体区域的本征半导体基板内采用诸如锑、砷或磷等的杂质(以产生过量的价电子)。
通常，通过将杂质沉积或注入进基板中以形成至少一个半导体沟道区域(以基板顶表面(上表面)下方的浅沟槽隔离区域为界)，来形成晶体管结构。本文中的“基板”可包括适合给定目的的任何材料(不管是已知的还是在未来开发出的)，并可包括例如Si、SiC、SiGe、SiGeC、其他III-V族或II-VI族化合物半导体、或有机半导体结构等。“浅沟槽隔离(STI)”结构是本领域普通技术人员已知的结构，并且通常通过在基板内图案化开口/沟槽并用高绝缘材料生长或填充开口而形成(这允许基板的不同有源区域彼此电隔离(electrically isolated))。
现在参照附图，附图示出了半导体晶片上的BiCOMS晶体管的方法和结构的示例性示图。
就本文目的而言，“半导体”是可包括注入杂质的材料或结构，该注入杂质允许该材料某些时候是导体，某些时候是绝缘体，这取决于电子和空穴载流子的浓度。如本文所用，“注入工艺”可以采用任何适当的形式(无论是已知的还是在未来开发的)，并且可包括例如离子注入等。
图1示出了用于制造SASE(self-aligned sacrificial emitter，自对准牺牲发射极)桥结构的多层基板10的横截面示意图。基板10可是任何合适的包括多层半导体材料的体基板，本领域普通技术人员认为所述半导体材料适合用于形成集成电路。例如，基板10可包括具有单晶含硅材料的层，该单晶含硅材料例如为具有晶格取向的单晶硅。单晶半导体材料可包含明确的缺陷浓度(defect concentration)，但仍被认为是单晶体。构成基板10的各种层的半导体材料可轻微掺杂有杂质，以改变它们的电性能。具体来讲，一些层可轻微掺杂有诸如硼的p型杂质物种(species)，使该一些层为p型，其中，空穴是多数载流子，并控制构成的半导体材料的电导率。一些层可轻微掺杂有诸如砷的n型杂质物种(species)，使该一些层为n型，其中，电子是多数载流子，并控制半导体材料的电导率。
基板10包括硅底层13。本文所述的NPN型HBT的集电极16位于硅底层13中。硅底层13可由诸如二氧化硅(SiO2)的合适材料构成。如下文所述，区域采用浅沟槽隔离(STI)技术，其特征是防止邻近的各半导体器件部分之间的电流泄漏。STI工艺提供了集电极16和硅底层13的其他部分之间的边界17。
层19由适合形成本文所述的异质结双极晶体管的本征基极的材料组成，并沉积在硅底层13的顶表面上，具体沉积在基板10的有源区域上。使用低温外延(Low TemperatureEpitaxial，LTE)生长工艺(通常在400℃至850℃范围内的生长温度下)形成层19。层19可包含由硅(Si)和锗(Ge)的SixGe1-x合金组成的半导体材料，该SixGe1-x合金具有的锗含量在约5％原子百分比至约50％原子百分比的范围内。层19的锗含量可以是均匀的，或者层19的锗含量在层19的厚度上是逐渐变化的或步进变化的。如下文所述，晶体管的本征基极22位于层19中。
层19包括凸起的区域25，该凸起的区域25横向定位为与基板10的有源区域中的集电极16竖直对准。本征基极22应当是包括SiGe的单晶体。层19的LTE生长提供了位于集电极16区域的单晶基板上的单晶基极区域22，该单晶基极区域在凸起的区域25的中心并且是平坦的。层19包括STI边界17附近的分面区域(facet region)28。位于STI区域之上的多晶(poly)区域通常比单晶基极区域22薄。在凸起的区域25具有最大层厚度的情况下，层19的厚度可在约10nm至约600nm的范围内。
层31包含的材料的成分与层19不同，层31沉积在层19的顶表面上。层31可以由电介质组成，该电介质是绝缘材料，其具有比层19低的导电程度和高的介电常数。在一个实施例中，层31可是利用诸如在500℃或更高温度的快速热化学气相沉积(RTCVD)的适当方法沉积的高温氧化物(HTO)，层31可由例如二氧化硅(SiO2)的硅的氧化物组成。替代地，可通过其他合适的工艺沉积或生长层31。层31的物理层厚度可大约在5nm至30nm之间。
层34包含的材料的成分与层31不同，并沉积在层31的顶表面上。在一个实施例中，层34可由用任何合适的工艺沉积的多晶硅组成。层34的物理层厚度可大约在至之间。
另一层37包含的材料的成分与层34不同，并沉积在层34的顶表面上。在一个实施例中，层37可包括诸如氧化物层的牺牲层。层37的物理层厚度可大约为在一些实施例中，在多晶硅层34和牺牲层37之间有厚度大约为的薄的氮化硅(Si3N4)层。
就本文的目的而言，“绝缘体”是相对术语，表示与“导体”相比不允许电流流动(大数量级的差异)的材料或结构。例如，本文所提及的电介质(绝缘体)可通过使正硅酸乙酯(tetra-ethyl-ortho-silane，TEOS)或硅烷与O2或激活的O2(即，O3或O-)反应的、SiO2或基于SiO2的材料的等离子体沉积而形成。替代地，本文的电介质可由多种候选的高介电常数(高k)材料中的任何一种形成，所述高介电常数材料包括但不限于氮化硅、氮氧化硅、SiO2或Si3N4的栅极电介质堆叠，以及类似于氧化钽的金属氧化物。可视所需的器件性能而改变本文中的电介质的厚度。
本文提到的导体可由任何导电材料形成，该导电材料例如为在存在合适掺杂剂的情况下呈现为导电的多晶硅(polysilicon)、非晶硅、非晶硅和多晶硅的组合、以及多晶硅-锗。替代地，本文中的导体可是一种或多种金属，例如，钨、铪、钽、钼、钛、镍、铝或铜、或金属硅化物、这些金属的合金，并且该导体可用物理气相沉积、化学气相沉积或本领域已知的任何其他技术来沉积。
如图2所示，牺牲发射极堆叠40形成在基板10上。去除多晶硅层34和牺牲层37的一部分。牺牲发射极堆叠40包括多晶硅部分43和氧化物部分44。牺牲发射极堆叠40可通过任何合适的方法来形成，例如通过光刻技术来施加图案以及例如使用通常形成集成电路结构中的多晶硅导体的常规蚀刻工艺来蚀刻不同的层材料。
可使用光刻技术和减成蚀刻(subtractive etching)工艺，将包括多晶硅部分43和氧化物部分44的牺牲发射极堆叠40图案化，以限定牺牲发射极，牺牲层发射极大体上由附图标记40表示。为了这个目的，包括多晶硅部分43和氧化物部分44的牺牲发射极堆叠40由图案化的掩模层(未示出)遮蔽。在一个实施例中，掩模层可以是由通过旋涂而施加在牺牲层37的顶表面上的牺牲有机材料组成的光刻胶层。光刻工艺需要使光刻胶层曝光在通过光掩模成像的辐射下，以及显影曝光的抗蚀剂中形成的潜在特征图案，以限定光刻胶的遮蔽牺牲层37的部分的其余区域。诸如反应离子蚀刻(RIE)工艺或湿法化学蚀刻工艺的减成蚀刻工艺可用来去除层34和37的没有被掩模层保护的区域。在减成蚀刻工艺结束时，除牺牲发射极堆叠40覆盖的部分之外的电介质层31的顶表面暴露。
在图3中，在牺牲发射极堆叠40和电介质层31的暴露部分上沉积氮化物覆盖层47，以为非本征基极的选择性外延生长做准备，如下文所更详细描述的。
图4示出了被图案化并被施加到氮化物覆盖层47的顶表面上的掩模50的一部分。在使用材料去除工艺时，掩模50保护基板10的部分。
硬质掩模可由任何合适的材料(不管是已知材料还是未来开发的材料)形成，硬质掩模例如为金属或有机或无机(Si3N4、SiC、SiO2C(金刚石))硬质掩模，其具有比基板和结构的其余部分中所使用的绝缘体材料大的抗蚀刻性。
在本文中，当图案化任何材料时，待图案化的材料可以以任何已知的方式生长或沉积，并且可在材料上形成图案层(例如有机光刻胶)。图案层(抗蚀剂)可以曝光于提供在光曝光图案中的一些光辐射图案(即，图案化曝光、激光曝光等)，然后使用化学试剂对抗蚀剂进行显影。该工艺改变了抗蚀剂的曝光于光的部分的物理特征。然后，抗蚀剂的一部分可以被清洗掉，留下抗蚀剂的其他部分保护待图案化的材料。然后执行材料去除工艺(即等离子体蚀刻等)，以去除待图案化的材料的未被保护的部分。随后去除抗蚀剂，以留下根据光曝光图案而图案化的下方的材料。
图5示出了制造SASE桥结构的另一截面图的示意图，其中，图4的掩模50已经被去除，在牺牲发射极堆叠40周围已经形成氮化物间隔体53。在电介质层31的一部分上形成氮化物垫56、57。氮化物垫56、57保留在NPN基极区域的外部。
在图6中，在牺牲发射极堆叠40、氮化物间隔体53、电介质层31的暴露部分以及氮化物垫56、57之上沉积氧化物覆盖层60。可以使用具有最高氢氟酸(HF)去除率(removalrate)的等离子体增强化学气相沉积(PECVD)工艺施加氧化物覆盖层60。本领域已知的是，不同的氧化物类型蚀刻方式不同。通常，PECVD氧化物在HF中蚀刻得比诸如热氧化物的其他氧化物要快。在一些实施例中，第二掩模(可选的)63被图案化，并被施加到氧化物覆盖层60的顶表面上。然后，根据掩模63蚀刻氧化物覆盖层60，形成邻近在牺牲发射极堆叠40周围的氮化物间隔体53的氧化物间隔体66，如图7所示。
在图8中，已经在牺牲发射极堆叠40周围形成了窄沟槽69。在一些实施例中，可通过定时Si蚀刻形成沟槽69。本文描述的HBT是已知为自对准牺牲发射极类型的。沟槽69限定牺牲发射极堆叠40的范围。通常，当形成沟槽69时，在STI边界17和沟槽69之间有集电极16的薄的硅片70、71。沟槽69使直接位于本征基极22下方的HBT集电极16与该硅片70、71电隔离。
将沟槽69添加至在CMOS工艺的常规部分中形成的常规的STI区域，通过光刻和干法蚀刻工艺形成该沟槽，以在牺牲发射极堆叠40周围限定出闭合底部沟槽。
在一些实施例中，可以在沟槽69的侧壁上沉积薄硅层(未示出)。如果沉积，则薄硅层优选是p型掺杂的。如果沉积了可选的硅层，则通过下文所述的高压氧化(HIPOX)步骤将该硅层全部转变为二氧化硅。
在形成沟槽69之后，可以施加例如大约5nm厚的薄氧化物层75，以使沟槽69钝化，如图9所示。在一些实施例中，可使用高压氧化(HIPOX)形成氧化物层75。
在图10中，氮化物已经被沉积并被蚀刻，以形成沟槽69内的间隔体77。用于图案化间隔体77的氮化物蚀刻会具有足够的过蚀刻特征，在侧壁氧化物间隔体66上不会留下氮化物膜层。
就本文的目的而言，“侧壁间隔体”是本领域普通技术人员已知的结构，侧壁间隔体通常以如下方式形成：沉积或生长保形绝缘层(例如上文提到的任何一种绝缘体)，然后执行从水平面蚀刻材料的方向性蚀刻工艺(directional etching process)(各向异性)，由于蚀刻是竖直方向的，且竖直方向上的有效厚度更厚，所以沿结构的竖直侧壁留下绝缘材料。留在竖直侧壁上的该材料被称为侧壁间隔体。
在图11中，已经去除了牺牲发射极堆叠40的氧化物覆盖层60、氧化物间隔体66以及氧化物部分44。在一些实施例中，通过湿法化学蚀刻去除氧化物部分60、66和44，这是本领域已知的。注意，电介质层31的一部分保留在发射极堆叠40下方，本征基极22上方。
如图12所示，选择性沉积和蚀刻氮化物覆盖层，以增加在沟槽69内且在发射极基座80周围的氮化物间隔体77的厚度，如83、84处所示。根据本文中的实施例，如本领域所已知，当所有的氮化物膜层被蚀刻掉时确定蚀刻终点。为清楚起见，在图12和剩下的横截面图中没有示出沟槽69内的氧化物钝化层。
参照图13，使用选择性外延在发射极基座80的周围施加Si和/或SiGe层87。Si/SiGe层87的外延生长在两个区域(标示为A和B)中形成非本征基极72，并在沟槽69之上形成桥89，以将非本征基极72的两个区域彼此连接。
这是关键且有挑战性的步骤。重要的是使用生长条件，使源自沟槽69的底部的生长很少。另外，通过使发射极堆叠40上的氮化物间隔体53的高度高于基座80的多晶硅部分43的高度，可使发射极基座80的侧向生长(sideways growth)最小化。另外，如图13所示，通过选择性外延在发射极堆叠40中的形成Si/SiGe盖90，作为外延生长工艺的一部分。通常，对于发射极基座80而言，期望限制Si/SiGe盖90的横向生长。与氮化物间隔体53相比，在中心发射极堆叠40中具有深的氧化物部分44，导致Si/SiGe盖90的较少的横向生长。
通过选择性外延，执行根据本文实施例的外延生长。通过混合气体可以发生Si/SiGe层87的选择性外延生长(SEG)，所述气体包括：含p型杂质的气体，例如乙硼烷(B2H6)或其他的含硼气体；含硅(Si)的气体，例如硅烷(SiH4)和乙硅烷(Si2H6)中的一个；以及含锗(Ge)的气体，例如，锗烷(GeH4)或乙锗烷(Ge2H6)中的一个。通常在亚大气压工艺压力(例如40托)以及通常在约400℃至约750℃之间的基板温度下执行SEG工艺。如果在具有更多Ge含量的情况下生长膜层，则生长温度可以在该范围的下端。该膜层只在暴露的单晶硅或多晶硅表面上生长，而不在诸如氧化物或氮化物的电介质膜层上生长。Si/SiGe层87主要形成非本征基极72，该非本征基极可电连接至本征基极22。
在接下来的步骤中，隔离基极和发射极。参照图14，例如，在Si/SiGe层87和氮化物垫56、57的暴露部分上沉积厚的氧化物层93，例如，大约至大约厚的臭氧-正硅酸乙酯(ozone-TEOS)层。在图15中，清洗氧化物层93，并用CMP(化学机械抛光)工艺抛光该氧化物层。CMP工艺结合了磨蚀和溶解(dissolution)，以从氧化物层93的顶表面去除过量的材料。CMP工艺应当在确定的高度终止，例如，在发射极堆叠Si/SiGe盖90上方的处停止。在美国专利公开2007/0249156中讨论了关于在半导体结构中使用的低k电介质、预清洗操作、CMP处理等的细节，通过引用将该专利公开并入本文，在本文中不对这些操作的细节进行说明。
在图16中，减少氧化物层93。例如，这种氧化物减少工艺可以是使用对氮化物具有选择性的蚀刻(例如，氧化物对氮化物的蚀刻比例为20︰1)反应离子蚀刻(RIE)氧化物以及暴露牺牲发射极基座的Si/SiGe盖90。
接下来的步骤是多晶硅蚀刻(poly etch)牺牲发射极堆叠40，以去除通过选择性外延生长非本征基极层过程中生长的Si/SiGe盖90以及牺牲发射极堆叠40的多晶硅部分43，以产生发射极窗口96。如本领域所已知，这里所用的多晶硅蚀刻工艺对氧化物具有高度选择性，并在电介质层31的其余部分上终止，如图17所示，也就是说，蚀刻工艺的最初程序去除Si/SiGe盖90的未被保护区域以及多晶硅部分43，并在层31的材料上终止。在图18中，可改变蚀刻化学物质(etch chemistry)以去除下方的层31的未被保护区域。
在图18中，通过适当的程序去除电介质层31的保留在发射极窗口96中的部分，例如，使用诸如终止在本征基极22层上的化学氧化物去除(COR)的另一蚀刻工艺去除电介质层31的被发射极窗口96暴露的部分的材料。
在图19中，在发射极窗口96中沉积发射极99。制造改进的异质结双极晶体管(HBT)的一个例子利用原位掺杂(ISD)发射极，用于产生在发射极-基极结处没有氧化物界面的HBT。已经利用光刻和蚀刻来限定发射极99的形状。
在图20中，示出了后面的工艺步骤，其中氧化物层93被去除以准备硅化物形成。
图21示出了在BiCMOS半导体工艺技术中通过选择性外延桥接非本征基极和本征基极的方法的实施例的逻辑流程图。在105，在晶片基板上设置自对准牺牲发射极工艺基座堆叠。在110，通过牺牲发射极工艺产生基座堆叠。基座堆叠包括第一多晶硅层和第一氧化物层。可选地，在第一多晶硅层和第一氧化物层之间可包括第一氮化硅层。在115，沉积氮化物覆盖层，之后，用掩模进行氮化物蚀刻以打开非本征基极。在120，形成氮化物间隔体，用于发射极基座，使得氮化物保留在NPN基极区域外(这有助于保证后续的选择性外延生长仅发生的NPN基极区域中)。在125，氧化物覆盖层沉积且随后用掩模蚀刻该氧化物覆盖层，使得在130中邻近发射极基座上的氮化物间隔体形成氧化物间隔体。在135，在发射极基座周围形成沟槽。可选地，在该沟槽中沉积优选为p型掺杂的薄硅层。使用高压氧化，可形成薄氧化物层，以钝化该沟槽。执行氮化物沉积以在该沟槽内形成间隔体，使得氮化物蚀刻具有足够的过蚀刻，以在氧化物间隔体上不留下氮化物膜层。在140，使用湿法化学蚀刻去除氧化物间隔体和氧化物覆盖层。在145，使用SiGe的选择性外延在沟槽的每一侧上的两个区域处形成非本征基极，以及形成连接所述区域的桥，使得没有源自沟槽的底部的生长。通过使发射极堆叠上的氮化物间隔体的高度高于基座的多晶硅部分，使侧向生长最小化。在150，通过沉积氧化物层，以及随后对该氧化物层进行化学机械抛光(CMP)，提供基极-发射极隔离。在155，通过使用对氮化物具有选择性(20︰1)的反应离子蚀刻工艺执行氧化物凹陷，减少氧化物层，并暴露牺牲发射极基座多晶硅。在160，执行多晶硅蚀刻以去除SiGe和Si，形成发射极窗口。多晶硅蚀刻对氧化物具有高度选择性，并终止在基极氧化物上。在165，去除发射极窗口中的基极氧化物。在170，通过在发射极窗口中原位掺杂发射极沉积形成发射极。然后，在175，使用光刻和蚀刻(NP掩模)来限定发射极。
在第一个实施例中公开了形成异质结双极晶体管的方法。该方法包括提供至少包括本征基极区域和发射极基座区域的结构。包括多晶硅层和顶部牺牲氧化物层的堆叠形成在本征基极区域上。在该结构中形成沟槽。沟槽限定本征基极区域和堆叠的范围。通过选择性外延生长工艺在两个区域形成非本征基极，以在沟槽之上产生连接这两个区域的桥。去除堆叠的层以提供暴露本征基极区域的开口。在开口中形成发射极。
在第二个实施例中，公开了一种形成半导体器件的方法。该方法包括在晶片上提供自对准牺牲发射极工艺基座堆叠。在晶片上生长SiGe层。在晶片中形成沟槽。该沟槽限定基座堆叠的范围并限定双极晶体管的本征基极。执行选择性外延生长工艺以在堆叠周围的两个区域处形成非本征基极，以及在沟槽之上形成桥。该桥连接这两个区域。选择性外延生长工艺基本上确保没有源自沟槽底部的生长。在基座堆叠中形成发射极窗口。在发射极窗口中执行原位掺杂发射极沉积。执行光刻和蚀刻，以限定双极晶体管的发射极。
本文中的实施例以其独特和新颖的特征教导了一种结构，该结构包括具有自对准发射极、基极和集电极的NPN器件，该NPN器件具有Si和/或SiGe桥，其连接与本征基极接触的非本征基极。该方法利用选择性外延在隔离本征基极和非本征基极的沟槽上构建桥。
上述方法用于制造集成电路芯片。得到的集成电路芯片可由制造者以作为裸芯片的未加工的晶片形式(即，作为具有多个未封装芯片的单个晶片)，或以封装的形式分销。在后一种情况下，芯片被安装在单芯片封装件(例如塑料载体，具有固定到母板或其它较高级别载体上的引线)中，或多芯片封装件(比如陶瓷载体，其具有表面互连或埋入互连(buriedinterconnection)之一或二者)中。在任一情况下，芯片随后与其它芯片、分立电路元件和/或其它信号处理装置集成，作为(a)中间产品(例如母板)或(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其它低端应用到具有显示器、键盘或其它输入装置和中央处理器的高级计算机产品。
在本文中，参照流程图示图和/或根据本发明实施例的方法、设备(系统)和计算机程序产品的方块图，描述了本公开的各个方面。应当理解的是，流程图示图和/或二维方块图的每个块，以及流程图示图和/或方块图中的块的组合可由计算机程序指令实施。可将这些计算机程序指令提供给通用计算机、专用计算机或其他可编程数据处理设备的处理器以生产机械装置，使得通过计算机或其他可编程数据处理设备的处理器执行的这些指令产生用于实施在流程图和/或方块图的一个或多个块中指定的功能/行为的方法。
计算机程序指令还可以被载入计算机、其他可编程数据处理设备或其他装置，使一系列操作步骤在计算机、其他可编程设备或其他装置上被执行，以产生计算机执行的步骤，使得在计算机或其他可编程设备上执行的这些指令提供用于实施在流程图和/或方块图的一个或多个块中指定的功能/行为的步骤。
在图22中示出了用于实施本文中的实施例的典型的硬件环境。该示意图示出了根据本发明实施例的信息处理/计算机系统的硬件配置。该系统包括至少一个处理器或中央处理单元(CPU)210。CPU 210通过系统总线212与诸如随机存取存储器(RAM)214、只读存储器(ROM)216以及输入/输出(I/O)适配器218的各种设备互连。I/O适配器218可连接到外围设备，例如磁盘单元211和磁带驱动器213、或系统可读的其他程序存储装置。系统可读取程序存储设备上的发明指令，并按照这些指令执行本发明实施例的方法。
在图22中，基于存储在只读存储器(ROM)216中的程序或从诸如磁盘单元211和磁带驱动器213的外围设备载入随机存取存储器(RAM)214的程序，CPU 210执行各种处理。当CPU 210执行各种处理或类似的处理时所需要的数据在必要时也存储在RAM 214中。CPU210、ROM 216和RAM 214通过总线212彼此连接。输入/输出适配器218也连接到总线212以在必要时提供输入/输出界面。在必要时，可将诸如磁盘、光盘、磁-光盘、半导体存储器或类似器件的可移除媒介安装在外围设备上，使得从中读取的计算机程序可以安装到RAM 214中。
系统还包括用户界面适配器219，该用户界面适配器将键盘215、鼠标217、扬声器224、麦克风222、和/或其他用户界面设备(例如触摸屏设备(未示出))连接至总线212，以收集用户输入。另外，包括诸如LAN卡、调制解调器或类似物的网络接口卡的通信适配器220将总线212连接至数据处理网络225。通信适配器220通过诸如互联网的网络执行通信处理。显示器适配器221将总线212连接至显示器装置223，例如，显示器装置223可被实施为诸如监视器(例如阴极射线管(CRT)、液晶显示器(LCD)或类似物)、打印机或传送器(transmitter)的输出设备。
附图中的流程图和方块图示出了根据本文的多个实施例的系统、方法以及计算机程序产品的体系结构、功能以及可行实施方式的操作。在该方面，流程图或方块图中的每个块可表示代码的模块、段或部分，包括用于实施特定逻辑功能的一个或多个可执行指令。还应理解的是，在一些替代实施方式中，方块中注明的功能可不以图中注明的顺序发生。例如，实际上，连续示出的两个方块可基本上同时被执行，或这些方块在有些时候可以相反的顺序被执行，这取决于涉及的功能。还应理解的是，方块图和/或流程示图中的每个块，以及方块图和/或流程示图中的多个块的组合可以由执行指定功能或行为的基于专用硬件的系统或者专用硬件和计算机指令的组合来实施。
本文所用的术语仅用于描述特定实施例的目的，而不意在限制本公开。在这里所用的，单数形式的“一个”及其变体和“所述”意在还包括复数形式，除非在文中以其他方式明确指出。应理解的是，术语“包括”及其变体在用于说明书中时，指明所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除出现或增加一个或多个其他特征、整体、步骤、操作、元件、组件和/或其组合。
另外，本文中所用的诸如“右”、“左”、“竖直”、“水平”、“顶部”、“底部”、“上”、“下”、“在……下面”、“下方”、“下面”、“在……之上”、“上方”、“平行”、“垂直”等的术语应被理解为它们在附图中定向和示出时的相对位置(另有说明的除外)。诸如“接触”、“在……上”、“直接接触”、“邻接”、“直接邻近”等术语表示至少一个元件与另一个元件物理接触(而没有其他的元件分离上述元件)。
所附权利要求书中的相应的结构、材料、行为、所有方法或步骤加功能元件的等同物意在包括用于与明确主张的其他要求保护的元件相结合来执行功能的任何结构、材料或行为。出于说明目的已经对本发明的各种实施例进行了描述，但该描述不意在穷举或限制所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变型对本领域普通技术人员而言是显而易见的。本文中所用的术语被选择来最好地解释实施例的原理、实际应用或对市场上发现的技术的技术改进，或者使本领域其他普通技术人员能够理解本文中公开的实施例。

Claims (18)

1.一种形成异质结双极晶体管的方法，包括以下步骤：
提供包括至少本征基极区域和发射极基座区域的结构，其中所述发射极基座区域包括发射极堆叠，所述堆叠包括多晶硅层和顶部牺牲氧化物层；在所述本征基极区域上形成所述堆叠；
在所述结构中的堆叠周围形成沟槽，所述沟槽限定所述本征基极区域和所述堆叠的范围；
执行选择性外延生长工艺，以在所述堆叠周围形成非本征基极，所述非本征基极在所述沟槽之上产生桥；
在所述堆叠中提供开口，所述开口暴露所述本征基极区域的一部分；以及
在所述开口中形成发射极。
2.根据权利要求1所述的方法，所述结构还包括集电极区域，所述集电极区域位于与所述发射极竖直对准的位置，所述集电极区域通过浅沟槽隔离与邻近的结构电隔离。
3.根据权利要求1所述的方法，所述形成沟槽包括：
执行蚀刻工艺以产生所述沟槽；
在所述沟槽中形成氧化物层；
在所述沟槽中沉积氮化物层；以及
执行对所述氮化物的蚀刻，以形成所述沟槽内的间隔体，所述蚀刻具有足够的过蚀刻，以在所述堆叠上的氧化物间隔体之上不留下氮化物。
4.根据权利要求1所述的方法，所述形成堆叠还包括：
在所述堆叠周围形成氮化物间隔体；以及
形成邻近所述氮化物间隔体的氧化物间隔体。
5.根据权利要求1所述的方法，所述在所述堆叠中提供开口包括：
在所述结构上沉积氧化物层；
化学机械抛光所述氧化物层；
使用反应离子蚀刻工艺执行氧化物凹陷蚀刻，以减小所述氧化物层的厚度；以及
在所述堆叠中执行多晶硅蚀刻，从而暴露所述本征基极。
6.根据权利要求1所述的方法，所述在所述开口中形成发射极包括：
在所述开口中执行原位掺杂发射极沉积；以及
执行光刻和蚀刻以限定所述发射极。
7.一种形成半导体器件的方法，包括：
在晶片上提供自对准牺牲发射极工艺基座堆叠，所述基座堆叠包括多晶硅层和顶部牺牲氧化物层；
在所述晶片中的基座堆叠周围形成沟槽，所述沟槽限定所述基座堆叠的范围并限定双极晶体管的本征基极；
执行选择性外延生长工艺以在所述基座堆叠周围施加SiGe层，以在所述堆叠周围的两个区域处形成非本征基极，并且在所述沟槽之上形成桥，所述桥连接所述两个区域，所述选择性外延生长工艺确保基本上没有源自所述沟槽的底部的生长；
在所述基座堆叠中形成发射极窗口；
在所述发射极窗口中执行原位掺杂发射极沉积；以及
执行光刻和蚀刻以限定所述双极晶体管的发射极。
8.根据权利要求7所述的方法，所述晶片还包括硅层，所述硅层包括所述晶体管的集电极，所述集电极位于与所述发射极竖直对准的位置，且所述集电极通过浅沟槽隔离与所述晶片的其余部分电隔离。
9.根据权利要求7所述的方法，还包括：
在形成所述沟槽之前，在所述晶片上沉积第一氮化物覆盖层；
将第一掩模施加于所述第一氮化物覆盖层；
根据所述第一掩模蚀刻所述第一氮化物覆盖层，所述蚀刻在所述基座堆叠上形成氮化物间隔体；
去除所述第一掩模；
在所述氮化物覆盖层上沉积氧化物覆盖层；
将第二掩模施加于所述氧化物覆盖层；以及
根据所述第二掩模蚀刻所述氧化物覆盖层，所述蚀刻形成邻近所述氮化物间隔体的氧化物间隔体。
10.根据权利要求9所述的方法，还包括：
在所述沟槽中形成第二氧化物层；
在所述沟槽中沉积氮化物层；
通过蚀刻所述氮化物层在所述沟槽内形成间隔体，所述蚀刻具有足够的过蚀刻，以在所述堆叠上的所述氧化物间隔体之上不留下氮化物；以及
执行湿法化学蚀刻以去除所述氧化物间隔体。
11.根据权利要求10所述的方法，还包括：
通过沉积第二氮化物覆盖层，增加在所述沟槽内且在所述基座堆叠周围的所述氮化物层的厚度；以及
终点蚀刻所述第二氮化物覆盖层。
12.根据权利要求7所述的方法，还包括：
在执行所述选择性外延生长工艺之后，在所述晶片上沉积第三氧化物层；
化学机械抛光所述第三氧化物层；以及
使用反应离子蚀刻工艺执行氧化物凹陷蚀刻，以减小所述第三氧化物层的厚度。
13.根据权利要求7所述的方法，所述在所述基座堆叠中形成发射极窗口包括：
执行多晶硅蚀刻以去除所述堆叠的层，以提供暴露所述本征基极的至少一部分的开口，所述多晶硅蚀刻对氧化物具有高度选择性并终止在所述本征基极上。
14.一种半导体器件，包括：
双极晶体管，包括：
多层基板的有源区域中的集电极；
发射极；以及
本征基极，布置在所述发射极和所述集电极之间；
沟槽，限定所述发射极和所述本征基极的范围；以及
非本征基极，在所述沟槽之上形成桥。
15.根据权利要求14所述的半导体器件，所述集电极位于与所述发射极竖直对准的位置，而且所述集电极通过浅沟槽隔离与所述多层基板的其他部分电隔离，所述沟槽限定所述发射极的范围，以及所述本征基极位于所述浅沟槽隔离的边界之内。
16.根据权利要求14所述的半导体器件，所述本征基极具有顶表面，所述非本征基极具有底表面，所述本征基极的所述顶表面的至少一部分与所述非本征基极的所述底表面的至少一部分接触。
17.根据权利要求14所述的半导体器件，所述非本征基极包括硅锗化合物。
18.根据权利要求14所述的半导体器件，所述集电极、发射极和本征基极以相对于所述多层基板的顶表面自对准的竖直布置方式布置。
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