CN103151293A - 射频传输结构的形成方法 - Google Patents
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Abstract
一种射频传输结构的形成方法，包括：提供包括器件区和非器件区的半导体衬底，覆盖所述半导体衬底表面的隐埋氧化物层，覆盖所述隐埋氧化物层表面的半导体层；形成贯穿所述非器件区的半导体层和隐埋氧化物层的开口，所述开口暴露出半导体衬底表面；形成开口后，在所述器件区的半导体层表面形成栅介质层；形成覆盖所述栅介质层的栅电极层和陷阱富集层，所述陷阱富集层覆盖所述开口底部的半导体衬底，且所述栅电极层和陷阱富集层在同一工艺步骤中形成。形成的射频传输结构信号传输质量好，并且制造成本低。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及射频传输结构的形成方法。
背景技术
随着半导体技术的发展，为了降低制造和设计成本，通常希望在单个集成电路上包含更多的功能。例如，在无线通信系统中，希望在作为数字逻辑电路的同一个集成电路上包括射频电路。
现有技术中，如果直接采用普通的衬底形成既包括数字逻辑电路又包括射频电路的集成电路，所述射频电路会引起衬底和集成电路电感器的耦合，并且集成电路电感器的电感性能下降。为了在单个集成电路上集成更多的功能，通常采用绝缘体上硅（SOI）作为衬底来解决上述问题，且可以降低直流功耗，具有优良的抗串扰能力。
请参考图1，现有技术的射频传输结构，采用具有陷阱富集区的绝缘体上硅（Trap Rich SOI wafer）制成，包括：高阻率的半导体衬底100；覆盖所述半导体衬底100表面的陷阱富集层101，用于冻结射频信号在半导体衬底100中的载流子，提高射频传输结构的信号传输质量；覆盖所述陷阱富集层101表面的隐埋氧化物层（Buried Oxide）103；覆盖所述隐埋氧化物层103表面的顶层硅105，用于形成射频元件，例如晶体管、电容器、二极管等。
然而，现有技术形成上述射频传输结构的成本高，不利于节约成本，且射频传输性能有待提高。
更多关于射频信号的资料请参考专利号为“US6743662B2”的美国专利。
发明内容
本发明解决的问题是提供一种射频传输结构的形成方法，形成的射频传输结构的成本低，且射频传输性能得到较好改善。
为解决上述问题，本发明提供了一种射频传输结构的形成方法，包括：提供包括器件区和非器件区的半导体衬底，覆盖所述半导体衬底表面的隐埋氧化物层，覆盖所述隐埋氧化物层表面的半导体层；形成贯穿所述非器件区的半导体层和隐埋氧化物层的开口，所述开口暴露出半导体衬底表面；形成开口后，在所述器件区的半导体层表面形成栅介质层；形成覆盖所述栅介质层的栅电极层和陷阱富集层，所述陷阱富集层覆盖所述开口底部的半导体衬底，且所述栅电极层和陷阱富集层在同一工艺步骤中形成。
可选地，所述栅电极层和陷阱富集层的形成步骤包括：形成覆盖所述栅介质层、浅沟槽隔离结构、以及开口底部和侧壁的多晶硅薄膜；形成位于所述多晶硅薄膜表面的第二光刻胶层，所述第二光刻胶层定义出所述栅电极层和陷阱富集层；以所述光刻胶层为掩膜，刻蚀所述多晶硅薄膜。
可选地，所述多晶硅薄膜的形成工艺为化学气相沉积工艺。
可选地，形成所述多晶硅薄膜时的沉积温度为400摄氏度-600摄氏度，形成的多晶硅薄膜的厚度为1500埃-4000埃。
可选地，所述栅电极层的材料为多晶硅，所述陷阱富集层的材料为多晶硅。
可选地，所述陷阱富集层的厚度与栅电极层的厚度相同，且大于1500埃。
可选地，所述开口的宽度大于栅电极层厚度的2倍。
可选地，所述开口的宽度为2微米-30微米。
可选地，还包括：形成位于所述非器件区的半导体层内的浅沟槽隔离结构；形成覆盖所述半导体层表面的牺牲层；形成位于所述牺牲层表面和浅沟槽隔离结构表面的第一光刻胶层，所述第一光刻胶层暴露出非器件区上方的部分浅沟槽隔离结构；以所述第一光刻胶层为掩膜，刻蚀所述浅沟槽隔离结构和隐埋氧化物层，直至暴露出非器件区的半导体衬底，形成开口。
可选地，所述隐埋氧化物层的材料为氧化硅或氧化铝，厚度为8000埃-15000埃。
可选地，所述半导体层的材料为单晶硅、单晶锗、硅锗或III-IV族化合物，厚度为1000埃-2000埃。
与现有技术相比，本发明的技术方案具有以下优点：
由于在非器件区形成了暴露出半导体衬底表面的开口，后续在开口内形成陷阱富集层，以冻结半导体衬底内诱生的载流子，避免射频信号损失或产生串扰。并且，所述陷阱富集层与器件区的栅电极层在同一工艺步骤中形成，简化了工艺步骤，节省了制作成本。另外，利用在开口内形成陷阱富集层的方法，替代了现有技术的具有陷阱富集区的绝缘体上硅，有效节约了成本。
附图说明
图1是现有技术的射频传输结构的剖面结构示意图；
图2是本发明实施例的射频传输结构的形成方法的流程示意图；
图3-图10是本发明实施例的射频传输结构的形成过程的剖面结构示意图。
具体实施方式
正如背景技术所述，现有技术形成射频传输结构时的成本高，不利于节约成本。
经过研究，发明人发现，现有技术形成的射频传输结构的成本高，其主要原因在于，射频信号在器件区或非器件区上部传输时，大幅度的射频信号容易在高阻率半导体衬底内形成耗尽层或反型层，使得原本高阻率的半导体衬底变为低电阻，变为低电阻后的半导体衬底为射频信号提供新的信号传输路径，使得射频信号损失或产生串扰。而现有技术用于形成射频传输结构的具有陷阱富集区的绝缘体上硅的成本较高。如何形成一种可替代上述具有陷阱富集区的绝缘体上硅的结构，成为亟需解决的问题。
经过进一步研究，发明人发现，可在绝缘体上硅（SOI）衬底内形成贯穿顶部顶层硅的隐埋氧化物层、并暴露出底部半导体衬底的开口，然后在所述开口内形成与所述半导体衬底接触的多晶顶层硅，由于多晶硅具有高密度的晶界，能够提供俘获载流子的陷阱，可起到冻结半导体衬底内诱生的载流子的作用，并且成本低，形成工艺简单。更进一步的，本发明的实施例提供了一种射频传输结构的形成方法，其射频传输性能得到较好改善。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
请参考图2，本发明实施例的射频传输结构的形成方法，包括：
步骤S201，提供包括器件区和非器件区的半导体衬底，覆盖所述半导体衬底表面的隐埋氧化物层，覆盖所述隐埋氧化物层表面的半导体层，所述非器件区的半导体层内形成有浅沟槽结构；
步骤S202，形成覆盖所述半导体层表面的牺牲层，形成位于所述牺牲层表面和浅沟槽结构表面的第一光刻胶层，所述第一光刻胶层暴露出非器件区上方的部分浅沟槽隔离结构；
步骤S203，以所述第一光刻胶层为掩膜，刻蚀所述浅沟槽隔离结构和隐埋氧化物层，直至暴露出非器件区的半导体衬底，形成开口；
步骤S204，形成开口后，去除所述第一光刻胶层和牺牲层，暴露出半导体层和浅沟槽隔离结构；
步骤S205，形成覆盖所述器件区的半导体层表面的栅介质薄膜；
步骤S206，形成多晶硅薄膜，所述多晶硅薄膜覆盖所述栅介质薄膜、浅沟槽隔离结构、开口的侧壁和底部的半导体衬底；
步骤S207，形成位于所述多晶硅薄膜表面的第二光刻胶层；
步骤S208，以所述第二光刻胶层为掩膜，刻蚀所述多晶硅薄膜和部分栅介质薄膜，形成位于所述器件区的半导体层表面的栅介质层、覆盖所述栅介质层表面的栅电极层、以及覆盖所述开口底部的半导体衬底的陷阱富集层；然后去除所述第二光刻胶层。
具体的，请参考图3-图10，图3-图10示出了本发明实施例的射频传输结构的形成过程的剖面结构示意图。
请参考图3，提供半导体衬底300，所述半导体衬底300包括器件区I和与之相邻的非器件区II；形成覆盖所述半导体衬底300表面的隐埋氧化物层301，覆盖所述隐埋氧化物层301表面的半导体层303。
所述半导体衬底300用于为后续工艺提供平台，并且后续会接地。本发明的实施例中，所述半导体衬底300、隐埋氧化物层301和半导体层303由绝缘体上硅（SOI）形成。并且，为减少高频信号下半导体衬底300的损耗和串扰，所述半导体衬底300采用高阻率的单晶硅晶圆制成。所述半导体衬底300包括器件区I和非器件区II，其中，所述器件区I上方的区域后续用于形成射频元件，例如晶体管，所述非器件区II上方的区域后续用于形成陷阱富集层，以冻结载流子，提高射频结构的信号传输质量。
所述隐埋氧化物层301后续用于隔离射频元件与半导体衬底300，进一步提高射频结构的信号传输质量。所述隐埋氧化物层301的材料为氧化硅（SiO2）或氧化铝（Al2O3）。为使所述隐埋氧化物层301的隔离效果好，通常要求其具有较大的厚度，例如8000埃-15000埃。本发明的实施例中，所述隐埋氧化物层301的厚度为10000埃。
需要说明的是，在本发明的其他实施例中，也可以采用氮化硅或氮化铝替代所述隐埋氧化物层301，也可以起到隔离射频元件与半导体衬底300的作用，在此不再赘述。
所述半导体层303后续用作形成射频元件。所述半导体层303的材料为单晶硅、单晶锗、硅锗或III-IV族化合物等。所述半导体层303的厚度以能够形成射频元件为宜，通常所述半导体层303的厚度为1000埃-2000埃。在本发明的实施例中，所述半导体层303后续用于形成晶体管，所述半导体层303的材料为单晶硅，形成的半导体层303的厚度为1450埃。
需要说明的是，为使后续形成的射频元件之间、以及射频元件与隐埋氧化物层之间相互隔离，所述非器件区II的半导体层303内还形成有浅沟槽隔离结构（STI）304。而且，根据形成的晶体管的类型不同，还包括：在所述器件区I的半导体层303内掺杂P型或N型离子。本发明的实施例中，所述晶体管为NMOSFET，所述器件区I的半导体层303内掺杂P型离子。
需要说明的是，在本发明的其他实施例中，所述隐埋氧化物层301、半导体层303还可以采用化学气相沉积工艺（CVD）形成，在此不再赘述。
请参考图4，形成覆盖所述半导体层303表面的牺牲层305，形成位于所述牺牲层305表面和浅沟槽结构304表面的第一光刻胶层307，所述第一光刻胶层307暴露出非器件区II上方的部分浅沟槽隔离结构304。
所述牺牲层305用于消除前述掺杂工艺对部分半导体层303表面造成的损伤，提高后续形成的射频元件的质量，并且还可在后续去除第一光刻胶层307时，保护其底部的半导体层303不受损坏。本发明的实施例中，所述牺牲层305的形成工艺为热氧化工艺，所述牺牲层305的材料为氧化硅，所述牺牲层305由氧化掺杂工艺中受损的部分半导体层303后形成，后续会被去除，因此，剩余的半导体层303的质量较好，形成的射频元件的质量优越。
所述第一光刻胶层307用于定义出非器件区II的开口。所述第一光刻胶层307的形成工艺为曝光、显影等工艺，在此不再赘述。
需要说明的是，在本发明的其他实施例中，也可以不形成牺牲层305，而直接在半导体层303表面形成第一光刻胶层307。
请参考图5，以所述第一光刻胶层307为掩膜，刻蚀所述浅沟槽隔离结构304和隐埋氧化物层301，直至暴露出非器件区II的半导体衬底300，形成开口309。
所述开口309贯穿所述浅沟槽隔离结构304和隐埋氧化物层301，并暴露出半导体衬底300，所述开口309定义出陷阱富集层的位置。所述开口309的形成工艺为刻蚀工艺，例如各向异性的干法刻蚀工艺。
由于所述开口309内后续会形成陷阱富集层，为便于填充，使后续形成的陷阱富集层的质量好，所述开口309的深宽比应小于1:1。并且，所述开口309的宽度决定了后续形成的陷阱富集层与半导体衬底300之间的接触面积，与陷阱富集层冻结载流子的能力大小相关，所述开口309的宽度大于后续形成的栅电极层厚度的2倍，通常为2微米-30微米。本发明的实施例中，所述开口309的宽度为10微米。
请参考图6，形成开口309后，去除所述第一光刻胶层307（如图5所示）和牺牲层305（如图5所示），暴露出半导体层303和浅沟槽隔离结构304。
去除所述第一光刻胶层307和牺牲层305，以利于后续形成栅介质层。其中，去除所述第一光刻胶层307的工艺为灰化（ashing）工艺或湿法清洗工艺，去除所述牺牲层305的工艺为湿法刻蚀工艺。
本发明的实施例中，所述第一光刻胶层307和牺牲层305均采用湿法刻蚀工艺去除，半导体层303表面没有牺牲层305残留。
请参考图7，形成覆盖所述器件区I的半导体层303表面的栅介质薄膜311。
所述栅介质薄膜311用于后续形成栅介质层，隔离栅电极层和半导体层303。所述栅介质薄膜311的材料为氧化硅或高K介质。所述栅介质薄膜311的形成工艺为沉积工艺或氧化工艺，形成的栅介质薄膜311组织致密、质量好。本发明的实施例中，所述栅介质薄膜311的材料为氧化硅，其形成工艺为干氧氧化工艺。
需要说明的是，本发明的实施例中，由于开口309还暴露出部分半导体衬底300，因此，还有部分栅介质薄膜311覆盖所述部分半导体衬底300表面。所述部分栅介质薄膜311后续会被去除，后续使陷阱富集层与半导体衬底300具有良好的电学接触，保证陷阱富集层能够俘获（冻结）半导体衬底300内由射频信号诱生的载流子。
需要说明的是，在本发明的其他实施例中，还可以采用化学气相沉积的方法在整个半导体层303、浅沟槽隔离结构304、以及开口309的侧壁和底部的半导体衬底300表面形成栅介质薄膜311，后续再去除开口309底部的栅介质薄膜311，在此不再赘述。
请参考图8，形成多晶硅薄膜313，所述多晶硅薄膜313覆盖所述栅介质薄膜311、浅沟槽隔离结构304、开口309的侧壁和底部的半导体衬底300。
所述多晶硅薄膜313用于后续形成栅电极层和陷阱富集层。发明人发现，在开口309底部的半导体衬底300表面形成多晶硅，由于多晶硅具有高密度的晶界，能够提供俘获载流子的陷阱，以起到冻结载流子的作用，使得能够在半导体衬底表面导电的载流子减少，减少射频信号的损失或串扰，提高射频传输结构的信号传输质量。
为使后续形成的栅电极层的厚度满足工业需求，并且使后续形成的陷阱富集层具有较强的冻结载流子的能力，所述多晶硅薄膜313的厚度大于1500埃，较佳的为1500埃-4000埃。当采用化学气相沉积工艺形成上述厚度范围的多晶硅薄膜313时，其沉积温度为400摄氏度-600摄氏度。本发明的实施例中，形成的所述多晶硅薄膜313的厚度为1800埃，后续形成的陷阱富集层具有较强的冻结载流子的能力，使得能够在半导体衬底表面导电的载流子减少，减少射频信号的损失或串扰。因此，形成的射频传输结构的信号质量好。
请参考图9，形成位于所述多晶硅薄膜313表面的第二光刻胶层315。
所述第二光刻胶层315用于定义出射频元件的栅电极层，并定义出陷阱富集层的位置。所述第二光刻胶层315的形成工艺为曝光、显影等，在此不再赘述。
请参考图10，以所述第二光刻胶层315（如图9所示）为掩膜，刻蚀所述多晶硅薄膜313（如图9所示）和部分栅介质薄膜311（如图9所示），形成位于所述器件区I的半导体层表面的栅介质层311a、覆盖所述栅介质层311a表面的栅电极层313a、以及覆盖所述开口309底部的半导体衬底300的陷阱富集层317；然后去除所述第二光刻胶层315。
刻蚀所述多晶硅薄膜313和部分栅介质薄膜311的工艺为各向异性的干法刻蚀工艺。其中，形成的所述栅介质层311a用于隔离栅电极层313a和半导体层303，所述栅介质层311a的材料与栅介质薄膜311的材料相同，为氧化硅或高K介质；所述栅电极层313a由多晶硅薄膜形成，其材料为多晶硅，厚度大于1500埃；所述陷阱富集层317也由多晶硅薄膜311刻蚀后得到，其材料为多晶硅，厚度与栅电极层313a的厚度相同，大于1500埃，由于形成的陷阱富集层317与半导体衬底300表面相接触，半导体衬底300内由大幅度的射频信号诱生的载流子，陷阱富集层317冻结，避免了传输信号的损失，提高了射频传输结构的信号质量。
本发明的实施例中，利用在开口内形成陷阱富集层317的方法，替代了现有技术的具有陷阱富集区的绝缘体上硅，在保证射频传输结构的信号传输质量的基础上，大大降低了成本。并且，所述栅电极层313a、陷阱富集层317在同一工艺步骤中形成，大大简化了工艺步骤，进一步节约了成本。
去除所述第二光刻胶层315的工艺为灰化工艺。由于灰化去除光刻胶的工艺已为本领域技术人员所熟知，在此不再赘述。
需要说明的是，在去除第二光刻胶层315之前，还包括：形成位于所述栅介质层311a、栅电极层313a两侧的半导体层303内的源区（未图示）和漏区（未图示）。在本发明的实施例中，可向所述半导体层303内掺杂N型离子形成源区和漏区。
需要说明的是，在本发明的其他实施例中，后续还可以形成金属栅极层来替代所述栅电极层，在此不再赘述。
上述步骤完成后，本发明实施例射频传输结构的制作完成。由于在非器件区形成了暴露出半导体衬底表面的开口，后续在开口内形成陷阱富集层，以冻结半导体衬底内诱生的载流子，避免射频信号损失或产生串扰。并且，所述陷阱富集层与器件区的栅电极层在同一工艺步骤中形成，简化了工艺步骤，节省了制作成本。另外，利用在开口内形成陷阱富集层的方法，替代了现有技术的具有陷阱富集区的绝缘体上硅，有效节约了成本。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (11)
1.一种射频传输结构的形成方法，其特征在于，包括：
提供包括器件区和非器件区的半导体衬底，覆盖所述半导体衬底表面的隐埋氧化物层，覆盖所述隐埋氧化物层表面的半导体层；
形成贯穿所述非器件区的半导体层和隐埋氧化物层的开口，所述开口暴露出半导体衬底表面；
形成开口后，在所述器件区的半导体层表面形成栅介质层；
形成覆盖所述栅介质层的栅电极层和陷阱富集层，所述陷阱富集层覆盖所述开口底部的半导体衬底，且所述栅电极层和陷阱富集层在同一工艺步骤中形成。
2.如权利要求1所述的射频传输结构的形成方法，其特征在于，所述栅电极层和陷阱富集层的形成步骤包括：形成覆盖所述栅介质层、浅沟槽隔离结构、以及开口底部和侧壁的多晶硅薄膜；形成位于所述多晶硅薄膜表面的第二光刻胶层，所述第二光刻胶层定义出所述栅电极层和陷阱富集层；以所述光刻胶层为掩膜，刻蚀所述多晶硅薄膜。
3.如权利要求2所述的射频传输结构的形成方法，其特征在于，所述多晶硅薄膜的形成工艺为化学气相沉积工艺。
4.如权利要求3所述的射频传输结构的形成方法，其特征在于，形成所述多晶硅薄膜时的沉积温度为400摄氏度-600摄氏度，形成的多晶硅薄膜的厚度为1500埃-4000埃。
5.如权利要求1所述的射频传输结构的形成方法，其特征在于，所述栅电极层的材料为多晶硅，所述陷阱富集层的材料为多晶硅。
6.如权利要求1所述的射频传输结构的形成方法，其特征在于，所述陷阱富集层的厚度与栅电极层的厚度相同，且大于1500埃。
7.如权利要求1所述的射频传输结构的形成方法，其特征在于，所述开口的宽度大于栅电极层厚度的2倍。
8.如权利要求1所述的射频传输结构的形成方法，其特征在于，所述开口的宽度为2微米-30微米。
9.如权利要求1所述的射频传输结构的形成方法，其特征在于，还包括：形成位于所述非器件区的半导体层内的浅沟槽隔离结构；形成覆盖所述半导体层表面的牺牲层；形成位于所述牺牲层表面和浅沟槽隔离结构表面的第一光刻胶层，所述第一光刻胶层暴露出非器件区上方的部分浅沟槽隔离结构；以所述第一光刻胶层为掩膜，刻蚀所述浅沟槽隔离结构和隐埋氧化物层，直至暴露出非器件区的半导体衬底，形成开口。
10.如权利要求1所述的射频传输结构的形成方法，其特征在于，所述隐埋氧化物层的材料为氧化硅或氧化铝，厚度为8000埃-15000埃。
11.如权利要求1所述的射频传输结构的形成方法，其特征在于，所述半导体层的材料为单晶硅、单晶锗、硅锗或III-IV族化合物，厚度为1000埃-2000埃。
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