CN101894741B - 混合半导体基片的制造方法 - Google Patents

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Abstract

本发明涉及一种混合半导体基片的制造方法，所述方法包括以下步骤：(a)提供包含绝缘体上半导体(SeOI)区域和块状半导体区域的混合半导体基片，所述绝缘体上半导体(SeOI)区域包含基础基片之上的绝缘层和所述绝缘层之上的SeOI层，其中所述SeOI区域和所述块状半导体区域共享同一基础基片；(b)提供所述SeOI区域上的掩模层；和(c)通过同时掺杂所述SeOI区域和所述块状半导体区域来形成第一杂质能级，使所述SeOI区域中的第一杂质能级包含在所述掩模中。由此可避免在混合半导体基片的制造方法中包含较多的工序步骤。

Description

混合半导体基片的制造方法
技术领域
本发明涉及混合半导体基片的制造方法，更具体而言，涉及混合半导体基片的同时制造。
背景技术
其中在半导体基础基片的上表面上形成有绝缘体上半导体(SeOI)区域(其中SeOI区域包括隐埋绝缘氧化物层(BOX)和半导体薄层)和块状半导体区域的半导体器件被称为混合半导体器件。这种器件可用于存储单元。
图1是例如Yamaoka等在IEEE Journal of Solid-State Circuits(41卷，11期，第2366页～2372页，2006年11月)中公开的已知混合半导体器件101的截面图。
如图所示，混合半导体器件101包含形成在块状基片103上的SeOI区域113和形成在同一块状基片103上的块状半导体区域111，所述SeOI区域113包含BOX层105和SeOI层107。SeOI区域113与块状半导体区域111通常由浅沟槽隔离部(STI)123相互分隔。
与更常规的半导体器件相比，包含SeOI区域的器件具有数个优点。例如，SeOI器件可具有较低的寄生电容、比执行相似任务的非SeOI器件更低的功率消耗需求，并因此可为所得的电路提供更快的切换时间。由于SeOI区域可以设置有超薄BOX层，因此可通过改变下面的阱的电压来控制阈电压(Vt)，从而使得能够以较低的偏压进行背栅控制(back gatecontrol)。该背栅偏压通过穿过BOX层形成的阱接触而施加，其中SeOI区域中的阱与块状半导体区域由STI彼此分隔。
然而，如常规器件等混合半导体器件具有以下缺点。
与块状半导体区域不同，SeOI区域体通常不与比基准电势(specificreference potential)连接，这可以使少数电荷载流子在该区域积聚，因此SeOI区域中可存在浮体电势。这一现象导致该器件阈电压(Vt)的变化。尤其是，对于静态随机存储(SRAM)单元，阈电压波动可导致器件的极不稳定性，从存储单元的数据完整性角度来看，这是不可容忍的。
此外，已知可在给定区域中植入三种不同浓度的掺杂剂(n-型或p-型)从而在块状基片中形成MOSFET的通道。三种不同浓度的掺杂剂导致三种掺杂能级：称为Vt-掺杂的较浅能级、称为基面掺杂(GP)的较深能级和称为阱掺杂的最深能级。另一方面，可以利用SeOI区域中的掺杂来形成SeOI晶体管的背面电极。背面电极的形成以不同的注入条件、因此也以不同的掩模(mask)实现。
因此，包含SeOI区域和块状半导体区域的混合半导体基片的制造对于各区域而言需要不同的注入条件。由于需要能够在两个区域中进行注入步骤的多种不同的掩模并因此需要更多数量的工序步骤，因此所述制造的工序成本和时间会增加。
发明内容
因而本发明的目的是提供混合半导体基片的改进的制造方法。
该目的通过包含以下步骤的混合半导体基片的制造方法实现：(a)提供包含绝缘体上半导体(SeOI)区域和块状半导体区域的混合半导体基片，所述绝缘体上半导体(SeOI)区域包含基础基片之上的绝缘层和该绝缘层之上的SeOI层，其中所述SeOI区域和所述块状半导体区域共享同一基础基片；(b)提供所述SeOI区域上的掩模层和(c)通过同时掺杂所述SeOI区域和所述块状半导体区域来形成第一杂质能级(impurity level)，从而使所述SeOI区域中的第一杂质能级包含在所述掩模层中。
通过本发明的上述制造方法，可以使用相同的注入条件来掺杂混合半导体基片的两个区域，这简化了混合半导体基片的制造方法。由于注入分布(implant profile)包含在掩模层中，因此在掩模去除后可以防止掺杂剂对半导体材料这一区域的扰动。
优选的是，混合半导体基片的制造方法还可以包含步骤(d)，即，通过同时掺杂所述SeOI区域和所述块状半导体区域来形成第二杂质能级，从而使所述SeOI区域中的第二杂质能级在绝缘层之下并在基础基片中。这种注入分布有助于抑制SeOI区域中晶体管的阈电压(Vt)波动，并且在将所获混合基片用于SRAM应用时，可实现改善的SRAM稳定性。
有利的是，混合半导体基片的制造方法还可包含步骤(e)，即，通过同时掺杂所述SeOI区域和所述块状半导体区域来形成第三杂质能级，从而使所述SeOI区域中的第三杂质能级在基础基片中的第二杂质能级之下并进一步远离绝缘层。这种注入分布有助于抑制SeOI区域中的阈电压(Vt)波动，从而改善SRAM稳定性。另外，可以在混合半导体基片中实现SeOI区域中背面电极和块状半导体区域中晶体管通道的同时生成。
根据优选实施方式，混合半导体基片的制造方法还可以包含步骤(g)，即，提供SeOI基片；在所述SeOI基片上形成掩模层；和去除预定面积的所述掩模、下面的SeOI层和下面的绝缘层从而获得所述块状半导体区域。因此，可以由同一SeOI基片开始形成块状半导体区域和SeOI区域。与可用于从块状基片开始获得体硅中SOI岛的外延层过生长的现有技术相比，本发明的方法提供了更简单的工序和更少的晶体缺陷。
优选的是，混合半导体基片的制造方法还可以包括步骤(h)，即，在所述混合半导体基片上提供具有预定图案的第二掩模，从而在步骤c)、d)和e)中的至少一个步骤的过程中防止在由该第二掩模掩蔽的区域中形成杂质能级。因而对于块状半导体区域中的每种晶体管类型(n-型或p-型)只需提供一种掩模，并且可同时形成SeOI区域中的晶体管的背面电极。此外，对于块状半导体区域中其他类型晶体管的制造，也只需要一种附加的掩模。因此，可进一步优化工序以实现更低成本的制造。所述掩模可以是标准光刻掩模(如，光致抗蚀剂)。
优选的是，混合半导体基片的制造方法还可在步骤c)之后包括从SeOI区域去除掩模层的步骤(i)。这样做可以去除可能对SeOI区域中电子器件的形成无用的第一杂质能级。实际上，应当使上面引入的存在于块状半导体区域中的第一杂质能级远离SeOI区域的顶层。根据本发明优选的是，可因而保持SeOI区域中形成的器件的通道未掺杂。
根据优选实施方式，掩模层和/或绝缘层可由氧化物、特别是由通过化学气相沉积(CVD)法沉积的氧化物制成。这样的掩模层因而易于获得并还适合捕集掺杂剂。沉积的氮化硅层或沉积的氧化物和氮化物层的组合可用作掩模。不过从技术角度来看，CVD氧化物是最实用的。
有利的是，混合半导体基片的制造方法可包含步骤(j)，即，在SeOI区域的邻接块状半导体区域的边缘区域提供隔离物，从而使所述隔离物至少从基础基片的表面延伸至SeOI层。在步骤(i)过程中例如通过蚀刻将掩模层从混合半导体基片去除时，隔离物可保护SeOI区域的SeOI层和绝缘层免受损伤。根据变化形式，可以通过例如利用磷酸的湿式蚀刻法在步骤(i)后去除隔离物。
优选的是，隔离物的材料可不同于掩模层和/或绝缘层之一，优选为氮化物。对于与氧化物相比具有不同蚀刻性质的材料如氮化物，其可以在蚀刻掩模层的过程中保护绝缘层。
根据有利的实施方式，掩模层可具有至少20nm的厚度。尤其是，掩模层的厚度为20nm～30nm。通过具有所述厚度的掩模层，块状半导体区域中的第一杂质能级能够形成浅的杂质区域，从而形成所谓的Vt-掺杂能级，而第二较深能级能够形成基面(GP)掺杂能级，并且如果存在第三能级，其可形成所谓的阱掺杂能级，因而可以在混合半导体基片的块状半导体区域中形成MOSFET晶体管的通道。
有利的是，SeOI层可具有至多20nm的厚度，尤其是，SeOI层的厚度为10nm～20nm，和/或绝缘层可具有至多20nm的厚度，尤其是，绝缘层的厚度为10nm～20nm。通过具有这种薄SeOI层和薄绝缘层，混合半导体基片的SeOI区域中的基面掺杂能级和可能存在的阱掺杂能级可位于绝缘层之下，而同时可以在块状半导体区域中的正确深度处提供那些注入能级。因此，可以实现诸如抑制阈电压波动等特性，从而实现SRAM的稳定性。
优选的是，混合半导体基片的制造方法还可以包括提供用于分隔SeOI区域和块状半导体区域的浅沟槽隔离部(STI)的步骤。通过具有所述STI，可以分隔SeOI区域的阱区域和块状半导体区域，因此可以更好地控制各区域的背栅电压。
通过权力要求14所述的混合半导体基片也可以实现本发明的目的，所述混合半导体基片包括：绝缘体上半导体(SeOI)区域、与所述SeOI区域邻接设置的块状半导体区域以及所述SeOI区域和块状半导体区域中的第一杂质区域，所述绝缘体上半导体(SeOI)区域包含基础基片、所述基础基片上的绝缘层、所述绝缘层上的SeOI层和所述SeOI层上的掩模层，其中，所述SeOI区域中的第一杂质区域包含在所述掩模层中。对于上述混合半导体基片，注入分布包含在所述掩模层中，并可以同时制造混合半导体基片的SeOI区域上的背面电极和块状半导体区域中的晶体管的通道。
有利的是，混合半导体基片还可以包括：SeOI区域和块状半导体区域中的第二杂质区域，其中SeOI区域中的第二杂质区域在绝缘层下并在基础基片中。通过具有绝缘层下的这种杂质区域，可以抑制阈电压(Vt)波动，从而实现SRAM的稳定性。
优选的是，混合半导体基片可包括：SeOI区域和块状半导体区域中的第三杂质区域，其中SeOI区域中的第三杂质区域在基础基片中的第二杂质区域下并进一步远离绝缘层。通过具有绝缘层下的这种杂质区域，可以抑制阈电压(Vt)波动，从而实现SRAM的稳定性。
附图说明
下面将参考附图描述本发明的方法的有利实施方式。所述附图如下所示：
图1显示了现有技术中已知的常规混合半导体器件的截面图；
图2显示了第一实施方式的混合半导体基片的截面图；
图3a至图3h图示了图2的第一实施方式的混合半导体基片1的制造方法；
图4a至图4h图示了第二实施方式的混合半导体基片1的制造方法；
图5图示了根据第一实施方式的变化形式提供杂质能级的步骤，其中分别由图3d和图3e所示的两个注入步骤由单一注入步骤替代；
图6图示了根据图4c所示的第二实施方式的变化形式提供隔离物29的步骤；和
图7图示了第一实施方式的另一变化形式。
具体实施方式
下面，将详细描述本发明的方法和器件的特征和有利实施方式。
图2图示了本发明的第一实施方式的混合半导体基片1。将参考图3a～图3d来描述用于制造混合半导体基片1的制造方法。
混合半导体基片1包含具有绝缘体上半导体(SeOI)区域13的基础基片3，所述绝缘体上半导体(SeOI)区域13包含绝缘层5、也可称为SeOI层的半导体层7和掩模层9。
混合半导体基片1还包括与SeOI区域13邻接的块状半导体区域11，SeOI区域13与块状半导体区域11共享同一基础基片3。
在该实施方式中，基础基片3是Si晶片，绝缘层5是也可称为隐埋氧化物层(BOX)的氧化硅层，SeOI层7是含硅层。不过材料的选择没有限制，可以将其他适合的材料如锗、砷化镓等应用于基片3和SeOI层7。关于绝缘层5，还可以使用除氧化硅之外的其它绝缘材料。
该实施方式中SeOI层7的厚度值至多为20nm，尤其是，其厚度为约10nm～约20nm。绝缘层5具有至多20nm的厚度，尤其是，其厚度为约10nm～约20nm。
根据本发明，SeOI区域13还包括在SeOI层7上的掩模层9。该实施方式中掩模层9是氧化硅。在本说明书中，优选由化学气相沉积所沉积的氧化物。沉积的氮化硅层或沉积的氧化物层和氮化物层的组合也可用作掩模层9。掩模层9的厚度至少为20nm，尤其是，其厚度为约20nm～约30nm。
混合半导体基片1还包含SeOI区域13中的第一杂质能级17a和块状半导体区域11中的第一杂质能级17b，其中SeOI区域13中的第一杂质能级17a包含在掩模层9中。
图3a)～3d)图示了图2所示的第一实施方式的混合半导体基片1的制造方法。
图3a图示了绝缘体上半导体(SeOI)基片1a。在该实施方式中，SeOI基片1a包含基础基片3、基础基片3上的绝缘层5和绝缘层5上的SeOI层7。SeOI基片1a可以例如通过SmartCUTTM技术或任何其他适合的绝缘体上半导体制造方法来获得。SeOI基片1a可具有任何适合的尺寸或形式，例如200mm或300mm类型的晶片。3、5和7等层的关于材料和厚度等的性质如上文中关于图2所述。
在以下工序步骤之前，可使用例如Radio Corporation of America(RCA)清洁法来清洁SeOI基片1a的表面1b。
参考图3b，第一实施方式中本发明的混合半导体基片1的制造方法包括在SeOI基片1a的表面1b上提供掩模层9的步骤。掩模层9是氧化物层，尤其是氧化硅层。在本说明书中，优选由化学气相沉积所沉积的氧化物。根据变化形式，还可以将沉积的氮化硅层或沉积的氧化物层和氮化物层的组合用作掩模层9。例如通过化学气相沉积(CVD)法将掩模层9沉积在SeOI基片1a的表面1b上。掩模层9的厚度为至少20nm，尤其是，其厚度为约20nm～约30nm。
参考图3c，第一实施方式中本发明的混合半导体基片1的制造方法还包括下述步骤：例如通过等离子体蚀刻去除预定面积的掩模层9、下面的SeOI层7和下面的绝缘层5，从而获得如图2所示的块状半导体区域11。除块状半导体区域11之外的因而没有去除材料的区域形成了如图2所示的SeOI区域13。这样，由同一SeOI基片1a开始形成了块状半导体区域11和SeOI区域13。可通过例如电路设计来确定以上去除的预定面积的尺寸。所述预定面积的数量级可以为例如数平方微米。
根据第一实施方式的变化形式，可以交换图3b和图3c所示的步骤。这样，通过只去除预定面积的下面的SeOI层7和下面的绝缘层5也可以形成块状半导体区域11，然后可在SeOI区域13上独立形成掩模层9。
如图3c所示，在块状半导体区域11和SeOI区域13之间可观察到约40nm～70nm的梯段高度h。不过这不是后续工序步骤如光刻的重点。
参考图3d，第一实施方式中本发明的混合半导体基片1的制造方法还包括在混合半导体基片1上提供具有预定图案的第二掩模15的步骤(h)。该第二掩模15可提供用于掺杂步骤的图案。实际上，第二掩模15可防止在由第二掩模15掩蔽的下面的区域中形成杂质能级。
第二掩模15不必接触块状半导体区域11和/或SeOI区域13的表面。根据变化形式，如图7所示，非接触的掩模15b也可用作第二掩模15。
提供第二掩模15之后，依旧参考图3d，第一实施方式中本发明的混合半导体基片1的制造方法还包括下述步骤：通过优选利用离子注入同时掺杂SeOI区域13和块状半导体区域11来形成第一杂质能级17a、17b。进行离子注入16从而使SeOI区域13中的第一杂质能级17a包含在掩模层9中。掺杂能级通常由标准技术节点(standard technology node)确定。优选的掺杂剂物种有P、B、As等，能量例如为10keV～500keV，剂量例如为5×1012个原子/cm2～5×1013个原子/cm2。该掺杂被称为Vt-掺杂，并产生可用于抑制阈电压(Vt)变化的SeOI区域13中的浅杂质能级17a和块状半导体区域11中的浅杂质能级17b。
参考图3e，第一实施方式中本发明的混合半导体基片1的制造方法还包括下述步骤：通过再次利用离子注入同时掺杂SeOI区域13和块状半导体区域11来形成第二杂质能级19a、19b。进行离子注入16从而使SeOI区域13中的第二杂质能级19a在绝缘层5之下且在块状半导体基片3中。该掺杂是所谓的基面掺杂(GP)，因此产生了比SeOI区域13中的第一杂质能级17a和块状半导体区域11中的第一杂质能级17b更深的杂质能级19a、19b。
参考图3f，第一实施方式中本发明的混合半导体基片1的制造方法还包括下述步骤：通过再次利用离子注入同时掺杂SeOI区域13和块状半导体区域11来形成第三杂质能级21a、21b。进行离子注入以使SeOI区域13中的第三杂质能级21a在基础基片3中的第二杂质能级19a之下并进一步远离绝缘层5。该掺杂是所谓的阱掺杂，因而产生了比SeOI区域13中的第二杂质能级19a和块状半导体区域11中的第二杂质能级19b更深的杂质能级。
根据变化形式，图3d～3f所示的离子注入步骤的顺序可以交换，因而可以以任何次序进行。
根据第一实施方式的另一变化形式，可以用单一掺杂步骤替代步骤(d)和步骤(e)从而形成单一的更深掺杂能级。即，根据图5所示的变化形式，本发明的混合半导体基片1的制造方法可包括以下两个掺杂步骤：(1)如图3d所示，通过同时掺杂SeOI区域13和块状半导体区域11从而形成第一杂质能级17a、17b，和(2)通过同时掺杂SeOI区域13和块状半导体区域11从而形成另一杂质能级19a、19b。
进行同时掺杂从而使SeOI区域13中的所述杂质能级19a在绝缘层5之下且在基础基片3中。所述掺杂是较深能级的掺杂，因而产生了比SeOI区域13中的第一杂质能级17a和块状半导体区域11中的第一杂质能级17b更深的杂质能级。因此，根据该变化形式，块状半导体区域11中的块状晶体管可恰好包含两个杂质能级。
然后在上述注入步骤之后例如通过蚀刻去除第二掩模15。
参考图3g，第一实施方式中本发明的混合半导体基片1的制造方法还包括从SeOI区域13去除掩模层9的步骤。这样做可以去除通常对SeOI区域13中电子器件的形成无用的第一杂质能级17a。掩模层9通常通过蚀刻去除。对于氧化物掩模，通常可用HF浸洗，对于氮化物掩模，通常可使用例如H3PO4。掩模层9中的掺杂剂具有积极的副作用，比未掺杂的掩模层9可实现更快的蚀刻。
因而，可获得这样的混合半导体基片：其中，SeOI区域13中形成的SeOI晶体管包含两个杂质能级19a、21a，而块状半导体区域11中的晶体管包含三个杂质能级17b、19b、21b。
参考图3h，第一实施方式中本发明的混合半导体基片1的制造方法还包括下述步骤：在块状半导体区域11和SeOI区域13之间、特别是在其中形成的电子器件之间设置浅沟槽隔离部(STI)23以防止区域11和13之间的电流泄露。在注入的杂质能级19a、21a、17b、19b、21b之上并且在STI 23之间的区域填充有氧化物层，优选为CVD沉积的氧化硅25a、25b和氮化物27a、27b。同时将STI致密化用作注入活化退火步骤。
通过上述制造工序，可以以成本有效的方式获得混合半导体基片1，其原因是利用单一掺杂掩模15在相同的注入条件下掺杂了混合半导体基片1的两个区域，即块状半导体区域11和SeOI区域13。因而对块状半导体区域11中的每种晶体管类型(n型或p型)只需要提供一种保护性掩模，并且同时产生SeOI区域13中的晶体管的背面电极。对于块状半导体区域11中其他类型晶体管的制造，只需一种附加的掩模。因此，可进一步优化混合半导体基片的制造方法从而实现更低成本的制造。
由于器件所不需要的第一杂质能级17a包含在掩模层9中，因此可在如图3d、3e和3f所示的注入步骤中的任一步骤后将其与掩模层9一同除去。因而，可只将掩模层9看作牺牲层。
另外，可调节注入条件从而使SeOI区域13中较深的杂质能级19a或21a在绝缘层5之下并在基础基片3中。这种注入分布有助于抑制SeOI区域13中晶体管的阈电压(Vt)波动，在将所获混合半导体基片1用于SRAM应用时，还可以实现改善的SRAM稳定性。
图4a～4h图示了本发明方法的第二实施方式。与第一实施方式相比，在SeOI区域13的邻接块状半导体区域11的边缘区域设置了附加的隔离物29。附加的隔离物29至少从块状半导体基片3的表面延伸至SeOI层7。
第二实施方式包括与第一实施方式基本相同的工序步骤，因而对图4a、4b、4d～4f和4h所示的步骤的描述不再进行重复，而通过援引将其引入。图3a～3h与图4a～4h中具有相同附图标记的要素相互对应，因而其性质在本实施方式的描述中不再重复，而通过援引将其引入。
根据第二实施方式，如图4c所示，本发明的混合半导体基片1的制造方法包括下述步骤：在SeOI区域13的邻接块状半导体区域11的边缘区域中提供隔离物29。隔离物29至少从基础基片3的表面延伸至SeOI层7和掩模层9之间的界面31。
在图3g和图4g所示的步骤(i)的过程中，当例如通过蚀刻将掩模层9从混合半导体基片1去除时，隔离物29可保护SeOI区域13的SeOI层7和绝缘层5免受损伤。
根据该实施方式，隔离物29是氮化物。氮化物是在掩模层9的蚀刻过程中保护绝缘层5的适合的材料的一个实例，这是因为它与用于掩模层9和绝缘层5的氧化物相比具有不同的蚀刻性质。因此对于显示不同蚀刻性质的隔离物29和掩模层9的任何材料选择，均可以实现这种效果。
根据图6所示的第二实施方式的变化形式，隔离物29至少从基础基片3的表面延伸至掩模层9的上表面33。
如图4g所示，在去除第二掩模15和掩模层9之后，例如通过使用磷酸的湿法蚀刻去除隔离物29。
本发明的制造方法的第二实施方式具有额外的优点，即可以在蚀刻掩模层9的过程中防止绝缘层5和SeOI层7的钻蚀(undercutting)。
这样，通过以上公开的混合半导体基片1的制造方法的实施方式和变化形式，由于对于两个区域的掺杂只需要提供一个掩模15，因此可以实现以更廉价的方式进行的制造方法。另外，同时可以控制混合半导体基片1上形成的器件的电学特性。

Claims (18)

1.一种制造混合半导体基片的方法，所述方法包括以下步骤：
(a)提供包含绝缘体上半导体区域(13)和块状半导体区域(11)的混合半导体基片，所述绝缘体上半导体区域(13)包含基础基片(3)之上的绝缘层(5)和所述绝缘层(5)之上的绝缘体上半导体层(7)，其中所述绝缘体上半导体区域(13)和所述块状半导体区域(11)共享同一基础基片(3)；
(b)提供所述绝缘体上半导体区域(13)上的掩模层(9)；
其特征在于，所述方法还包括以下步骤：
(c)通过同时掺杂所述绝缘体上半导体区域(13)和所述块状半导体区域(11)来在所述绝缘体上半导体区域(13)和所述块状半导体区域(11)的每一个中形成第一杂质能级(17a、17b)，从而使所述绝缘体上半导体区域(13)中的所述第一杂质能级(17a)包含在所述掩模层(9)中；和
(d)通过同时掺杂所述绝缘体上半导体区域(13)和所述块状半导体区域(11)来在所述绝缘体上半导体区域(13)和所述块状半导体区域(11)的每一个中形成第二杂质能级(19a、19b)，从而使所述绝缘体上半导体区域(13)中的所述第二杂质能级(19a)在所述绝缘层(5)之下并在所述基础基片(3)中。
2.如权利要求1所述的制造混合半导体基片的方法，所述方法还包括以下步骤：
(e)通过同时掺杂所述绝缘体上半导体区域(13)和所述块状半导体区域(11)来在所述绝缘体上半导体区域(13)和所述块状半导体区域(11)的每一个中形成第三杂质能级(21a、21b)，从而使所述绝缘体上半导体区域(13)中的所述第三杂质能级(21a)在所述基础基片(3)中的所述第二杂质能级(19a)之下并进一步远离所述绝缘层(5)。
3.如权利要求1或2所述的制造混合半导体基片的方法，所述方法还包括以下步骤：
(g)提供绝缘体上半导体基片(1a)；
在所述绝缘体上半导体基片(1a)上形成所述掩模层(9)；和
去除预定面积的所述掩模层(9)、下面的所述绝缘体上半导体层(7)和下面的所述绝缘层(5)，从而获得所述块状半导体区域(11)。
4.如权利要求1或2所述的制造混合半导体基片的方法，所述方法还包括以下步骤：
(h)在所述混合半导体基片上提供具有预定图案的第二掩模(15)，从而在步骤c)、d)和e)中的至少一个步骤的过程中防止在由所述第二掩模(15)掩蔽的区域中形成杂质能级。
5.如权利要求1或2所述的制造混合半导体基片的方法，所述方法还包括以下步骤：
(i)在步骤c)之后从所述绝缘体上半导体区域(13)去除所述掩模层(9)。
6.如权利要求1或2所述的制造混合半导体基片的方法，其中，所述掩模层(9)和/或所述绝缘层(5)由氧化物制成。
7.如权利要求1或2所述的制造混合半导体基片的方法，所述方法还包括以下步骤：
(j)在所述绝缘体上半导体区域(13)的邻接所述块状半导体区域(11)的边缘区域提供隔离物(29)，从而使所述隔离物(29)至少从所述基础基片(3)的表面延伸至所述绝缘体上半导体层(7)。
8.如权利要求7所述的制造混合半导体基片的方法，所述方法还包括以下步骤：特别是在步骤(j)之后，去除所述隔离物(29)。
9.如权利要求7所述的制造混合半导体基片的方法，其中，所述隔离物(29)由与所述掩模层(9)不同的材料制成。
10.如权利要求9所述的制造混合半导体基片的方法，其中，所述隔离物(29)由氮化物制成。
11.如权利要求1或2所述的制造混合半导体基片的方法，其中，所述掩模层(9)具有至少20nm的厚度。
12.如权利要求11所述的制造混合半导体基片的方法，其中，所述掩模层(9)的厚度为20nm～30nm。
13.如权利要求1或2所述的制造混合半导体基片的方法，其中，所述绝缘体上半导体层(7)具有至多20nm的厚度，和/或
其中，所述绝缘层(5)具有至多20nm的厚度。
14.如权利要求13所述的制造混合半导体基片的方法，其中，所述绝缘体上半导体层(7)的厚度为10nm～20nm。
15.如权利要求13所述的制造混合半导体基片的方法，其中，所述绝缘层(5)的厚度为10nm～20nm。
16.如权利要求1或2所述的制造混合半导体基片的方法，所述方法还包括提供用于分隔所述绝缘体上半导体区域(13)和所述块状半导体区域(11)的浅沟槽隔离部(STI)(23)的步骤。
17.一种混合半导体基片，所述混合半导体基片包含：
绝缘体上半导体区域(13)，其中所述绝缘体上半导体区域(13)包含基础基片(3)、所述基础基片(3)上的绝缘层(5)、所述绝缘层(5)上的绝缘体上半导体层(7)和所述绝缘体上半导体层(7)上的掩模层(9)；
与所述绝缘体上半导体区域(13)相邻设置的块状半导体区域(11)，其中，所述绝缘体上半导体区域(13)和所述块状半导体区域(11)共享同一基础基片(3)；
其特征在于，所述基片还包含：
所述绝缘体上半导体区域(13)和所述块状半导体区域(11)的每一个中的第一杂质区域(17a、17b)，其中，所述绝缘体上半导体区域(13)中的所述第一杂质区域(17a)包含在所述掩模层中(9)；和
所述绝缘体上半导体区域(13)和所述块状半导体区域(11)的每一个中的第二杂质区域(19a、19b)，其中，所述绝缘体上半导体区域(13)中的所述第二杂质区域(19a)在所述绝缘层(5)下并在所述基础基片(3)中。
18.如权利要求17所述的混合半导体基片，所述混合半导体基片还包括：所述绝缘体上半导体区域(13)和所述块状半导体区域(11)的每一个中的第三杂质区域(21a、21b)，其中，所述绝缘体上半导体区域(13)中的所述第三杂质区域(21a)在所述基础基片(3)中的所述第二杂质区域(19a)下并进一步远离所述绝缘层(5)。
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